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EP2C35F672C8N
2865
BGA/1608+
特價(jià)特價(jià)全新原裝現(xiàn)貨
EP2C35F672C8
210
BGA672/1613+
全新進(jìn)口原包裝原盒，一手貨源
EP2C35F672C8N
5000
-/25+
只做原裝，可提供技術(shù)支持及配單服務(wù)
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365
BGA672/2039+
現(xiàn)貨全新只做原裝
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188888
-/18+
全新原裝現(xiàn)貨，一站式BOM配單
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240
BGA/22+
xilinx嵌入式分銷商
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5000
-/23+
的XILINXALTERA分銷商原裝長期供貨
EP2C35F672C8N
3568
BGA/24+
有貨,優(yōu)勢渠道商 可回收 支持BOM配單 20年專注
EP2C35F672C8N
5800
-/2024+
全新原裝，現(xiàn)貨熱賣
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2000
BGA/21+
主營航天級，工業(yè)級,阿爾特拉品牌專營
EP2C35F672C8N
203060
BGA/24+
一站配齊 原盒原包現(xiàn)貨 朱S Q2355605126
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6800
BGA/25+
只做原裝現(xiàn)貨
EP2C35F672C8
6000
FBGA/24+
原裝現(xiàn)貨，量大可發(fā)貨
EP2C35F672C8N
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BGA/21+
只做原裝實(shí)單必成假一罰十
EP2C35F672C8N
150
BGA/15+
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EP2C35F672C8
105000
BGA/23+
原廠渠道，現(xiàn)貨配單
EP2C35F672C8
12000
BGA/24+
只做原裝，BOM表配單
EP2C35F672C8
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BGA/15+
特價(jià)特價(jià)全新原裝現(xiàn)貨
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10000
672FBGA27x27/-
原裝現(xiàn)貨，可開票，提供賬期誠信服務(wù)
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BGA675/23+
英特翎科技原裝
EP2C35F672C8
IC FPGA 475 I/O 672FBGA
EP2C35F672C8PDF下載
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FPGA, CYCLONE II, 33K ELEMENTS, FBGA...
Altera
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IC FPGA 475 I/O 672FBGA
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FPGA, CYCLONE II, 35K LE, 672FBGA; N...
Altera
EP2C35F672C8NPDF下載
歷史最低報(bào)價(jià)：￥32.0000 歷史最高報(bào)價(jià)：￥1000.0000 歷史平均報(bào)價(jià)：￥481.8666
-1）的卷積窗wc 對輸入樣本加窗后，再將間隔為n的兩數(shù)據(jù)平移相加生成n個(gè)數(shù)據(jù)y（n） （n=0,1,…，n-1），最后對y（n）進(jìn)行fft 即得譜分析結(jié)果。 2 軟硬件簡介 在fpga開發(fā)過程中，常用的是vhdl和verilog hdl語言。vhdl語言比較適合做大型的系統(tǒng)級設(shè)計(jì)，而verilog hdl則適合邏輯級、門級設(shè)計(jì)。所以，考慮到兩種語言各自特點(diǎn)，本文選用vhdl語言完成設(shè)計(jì)。 采用fpga實(shí)現(xiàn)apfft算法，對硬件資源要求較高，故開發(fā)芯片選擇altera公司的ep2c35f672c8.該芯片內(nèi)部包含有33 216個(gè)邏輯單元，105個(gè)m4k ram模塊，以及18 bit×18 bit嵌入式乘法器。 軟件選用altera公司開發(fā)的quartusii平臺(tái)。該軟件提供了豐富的開發(fā)工具供用戶使用，可以完成代碼輸入、編譯、仿真以及下載到芯片的全部功能。 3 apfft模塊設(shè)計(jì) 本文所設(shè)計(jì)的apfft模塊由三部分構(gòu)成，分別為：地址發(fā)生模塊、數(shù)據(jù)存儲(chǔ)模塊和fft運(yùn)算模塊。各個(gè)模塊間的關(guān)系如圖2所示。 3.1 地址發(fā)生模塊 為了保證測試數(shù)據(jù)能夠完整無誤地輸入
bit的計(jì)數(shù)器模塊0_ct、8 bit反相器模塊以及8 bit trc校驗(yàn)器模塊trc。每一輪運(yùn)算的初始階段，128 bit中間加密信息位c傳輸?shù)?計(jì)數(shù)器模塊0_ct，產(chǎn)生8 bit檢驗(yàn)位，并通過反相器傳輸?shù)絫rc校驗(yàn)器模塊。同時(shí)128_reg寄存器輸出數(shù)據(jù)，通過錯(cuò)誤檢測網(wǎng)絡(luò)的0計(jì)數(shù)器0_ct產(chǎn)生8 bit檢驗(yàn)位，兩組校驗(yàn)位進(jìn)行trc差分比較，輸出結(jié)果z0、z1。 4 防護(hù)電路仿真與驗(yàn)證 為了檢測設(shè)計(jì)的防護(hù)電路的可行性與性能，采用verilog硬件語言，選用altera 的ep2c35f672c8器件，使用quartusii軟件對設(shè)計(jì)電路進(jìn)行了綜合與仿真驗(yàn)證。在不加錯(cuò)誤檢測電路與加入錯(cuò)誤檢測電路的情況下，對aes進(jìn)行綜合分析，結(jié)果如表1所示。 其中edn是指錯(cuò)誤檢測電路模塊。從表中可以看出，防護(hù)電路占用資源比較少，只有709個(gè)邏輯單元，整個(gè)aes密碼芯片的功耗只增加了18.22 mw，資源冗余增加不到整體資源的10 %，在設(shè)計(jì)抗故障攻擊的電路時(shí)可以接受這樣的防護(hù)電路。 仿真驗(yàn)證的過程中，為了更好地模擬故障攻擊過程，對aes的中間存儲(chǔ)頂層模塊進(jìn)行修改，引進(jìn)了2個(gè)新的信號(hào)：c
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