EP2C35F484C7
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Altera
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,讀出的數(shù)據按照倒位序排列,寫入的數(shù)據是按照自然順序儲存的。依次類推下去,讀出的數(shù)據都是按照倒位序排列。同樣第二塊和第四塊存儲器的存儲地址也具有這樣類似的循環(huán)規(guī)律。因此只有第三塊存儲器需要用乒乓結構的ram實現(xiàn),與傳統(tǒng)所有存儲器都用乒乓結構ram實現(xiàn)相比,節(jié)省了3/8的存儲單元。設計中用matlab軟件直接生成旋轉因子,并將其轉化為16位有符號定點數(shù)寫入mif文件。然后用rom直接調用mif文件,將旋轉因子預置在rom中。 4 仿真結果 選用altera公司生產的cyclone ⅱ的ep2c35f484c7芯片上進行驗證,在quartyusⅱ7.2軟件中進行編譯和仿真。通過對高基核的優(yōu)化處理,該設計對邏輯單元消耗量和傳統(tǒng)用基-4算法實現(xiàn)相近,僅為4 399,但由于本文采用了高基低基組合的混合基算法,在處理1 024點的離散數(shù)列時,處理器所分的級數(shù)僅為3級,相對傳統(tǒng)的低基數(shù)算法,其實現(xiàn)減少了對緩沖存儲器塊數(shù)的需求;并通過對緩沖存儲器的優(yōu)化設計,又比全部用乒乓結構ram實現(xiàn)的傳統(tǒng)方法節(jié)省了3/8的存儲單元,因此占用的存儲資源僅為154 048 b。仿真波形如圖5所示,該仿真結果和matlab計算結果基
單、軟硬件平臺適應性強、可靠的傳輸糾錯能力、支持中斷信號的傳輸?shù)忍攸c。鑒于以上原因, 設計一款反射內存卡, 寫入一個節(jié)點的內存的數(shù)據可以通過網絡硬件傳輸?shù)狡渌械墓?jié)點。 2 硬件設計 反射內存卡系統(tǒng)的總體框圖如圖1 所示, 主要由5部分組成:fpga、pci 接口、sdram、數(shù)據編解碼電路、光纖收發(fā)電路。 其中,fpga 內部包含sdram控制器和fifo 控制器、編解碼控制器、接收fifo、發(fā)送fifo、中斷fifo及中斷控制等。fpga 選用cyclone ii 系列的ep2c35f484c7;pci 選用plx 公司的pci9054,能夠提供兩個獨立的dma 引擎,每個都可以進行讀寫,在一個dma 讀取數(shù)據的同時另一個dma 可以寫入數(shù)據,加快系統(tǒng)工作速度; 編解碼芯片選用安捷倫的h d m p -1636a,提供十位的并行io,串行數(shù)據傳輸速率達1062.5mbd,負責數(shù)據串并行和并串行轉換,以便與光纖收發(fā)器內部數(shù)據格式進行匹配; 光纖收發(fā)器選用安捷倫的hfbr-57l5ap,支持多模光纖,串行傳輸速率達1.0625gb/s,負責將電信號轉化為光信號, 通過光纖向下一節(jié)點傳輸。