-
-
- 手機(jī)版
-
- 芯視頻 APP
-
- 微信公眾號(hào)
-
- 維庫(kù)官方抖音
-
- 微信頭條號(hào)
-
- |
-
- |
- |
- |
EP2C5Q208C8N
2865
QFP/1608+
特價(jià)特價(jià)全新原裝現(xiàn)貨
EP2C5Q208C8N
100
-/10+
進(jìn)口原裝.假一罰十
EP2C5Q208C8N
10050
-/25+
全新原裝深圳現(xiàn)貨
EP2C5Q208C8N
1000
BGA/20+
代理渠道，原裝現(xiàn)貨
EP2C5Q208C8N
203060
QFP/24+
一站配齊 原盒原包現(xiàn)貨 朱S Q2355605126
EP2C5Q208C8N
2000
QFP/21+
主營(yíng)航天級(jí)，工業(yè)級(jí),阿爾特拉品牌專營(yíng)
EP2C5Q208C8
5000
-/23+
的XILINXALTERA分銷商原裝長(zhǎng)期供貨
EP2C5Q208C8
6000
QFP/24+
原裝現(xiàn)貨，量大可發(fā)貨
EP2C5Q208C8
5800
-/2024+
全新原裝，現(xiàn)貨熱賣(mài)
EP2C5Q208C8N
378
BGA/22+
xilinx嵌入式分銷商
EP2C5Q208C8N
2
TQFP208/-
原裝現(xiàn)貨
EP2C5Q208C8N
4
LQFP208/1725+PB
原裝現(xiàn)貨自己庫(kù)存可看貨
EP2C5Q208C8
16500
-/24+25+
全新原廠原裝現(xiàn)貨受權(quán)代理可送樣可提供技術(shù)支持
EP2C5Q208C8
65200
PQFP208(28x28)/21+
-
EP2C5Q208C8
12260
N/A/23+
高品質(zhì) 優(yōu)選好芯
EP2C5Q208C8
29078
-/-
現(xiàn)貨十年以上分銷商，原裝進(jìn)口件，服務(wù)型企業(yè)
EP2C5Q208C8
14404
QFP208/24+
原裝正支持實(shí)單
EP2C5Q208C8
17500
208PQFP/25+
貨真、價(jià)實(shí)、城交
EP2C5Q208C8
65286
-/21+
全新原裝現(xiàn)貨，長(zhǎng)期供應(yīng)，免費(fèi)送樣
EP2C5Q208C8
12500
TSSOP/24+
16年老牌企業(yè) 原裝低價(jià)現(xiàn)貨
EP2C5Q208C8
IC FPGA 142 I/O 208QFP
EP2C5Q208C8PDF下載
EP2C5Q208C8N
IC FPGA 142 I/O 208QFP
EP2C5Q208C8NPDF下載
EP2C5Q208C8N
FPGA, CYCLONE II, 5K LE, 208PQFP; No...
Altera
EP2C5Q208C8NPDF下載
歷史最低報(bào)價(jià)：￥37.8000 歷史最高報(bào)價(jià)：￥150.0000 歷史平均報(bào)價(jià)：￥87.2585
后將結(jié)果輸出到乘法器模塊，并計(jì)算出pwm的調(diào)節(jié)增量，從而改變pwm的占空比，實(shí)現(xiàn)對(duì)勵(lì)磁電流的調(diào)節(jié)。 圖3 模糊控制器頂層模塊電路原理圖 基于nios的主控程序 nios處理器是整個(gè)系統(tǒng)的中樞，是各控制模塊通訊的橋梁。nios處理器通過(guò)avalon總線將采集進(jìn)來(lái)的各種參數(shù)，如車(chē)速、abs、電壓等，按需要傳遞到各控制模塊，控制模塊再把相關(guān)的運(yùn)算結(jié)果返回給主控程序，以實(shí)現(xiàn)相關(guān)的控制策略，如圖4所示。 圖4 主控程序流程圖 結(jié)語(yǔ) 本課題選用cyclone ii系列中的ep2c5q208c8芯片，它具有4608個(gè)邏輯單元，內(nèi)部ram達(dá)119808位，內(nèi)部乘法器可達(dá)26單元，最大用戶i/o達(dá)143個(gè)，這些豐富的資源能夠滿足電渦流緩速器控制器各模塊的設(shè)計(jì)需求，邏輯單元的使用率為65%，ram使用率為45%。本設(shè)計(jì)方法提高了系統(tǒng)的集成度和可靠性并且降低了功耗，fpga的可重構(gòu)性大大方便了系統(tǒng)將來(lái)的升級(jí)，而不需要改變?cè)瓉?lái)的電路布線。 參考文獻(xiàn):[1]. adc0809 datasheet http://www.hbjingang.com/datasheet/adc0809_123186.html.
值得注意的是，在走線時(shí)，差分線的長(zhǎng)度應(yīng)該保持一致，且差分線應(yīng)彼此盡量靠近以減少反射，并應(yīng)盡量減少信號(hào)路徑中的過(guò)孔數(shù)量與阻抗的不均勻，此外，還要把lvds和ttl信號(hào)層分開(kāi)以防止串?dāng)_。 圖3為fpga的連接電路。本全彩led控制系統(tǒng)之所以選用fpga作為測(cè)試平臺(tái)，其原因首先是fpga可以快速轉(zhuǎn)向最終原型，其次是它的可再編程能力強(qiáng)，可以通過(guò)軟件而不是硬件來(lái)滿足設(shè)計(jì)的改進(jìn)，而最重要的一點(diǎn)則是因?yàn)閒pga提供了大量的資源，包括sdram驅(qū)動(dòng)、zbt sram驅(qū)動(dòng)和快速傳輸邏輯接口(lvds)等。ep2c5q208c8一共有208個(gè)管腳，分成4個(gè)bank，bank1的i／o接口用于差分信號(hào)線，bank2上的i／o接口與sdram相連接，bank3和bank4用來(lái)連接led顯示屏的數(shù)據(jù)和控制信號(hào)。 2 基于lvds的傳輸軟件 硬件電路連好之后，便可用vhdl語(yǔ)言編寫(xiě)相應(yīng)的測(cè)試代碼?？赏ㄟ^(guò)計(jì)數(shù)器生成rgb數(shù)據(jù)信號(hào)，然后把數(shù)據(jù)從fpga經(jīng)差分線輸出，再經(jīng)過(guò)10米長(zhǎng)的雙絞線輸入到fpga，從而檢驗(yàn)lvds信號(hào)傳輸?shù)姆€(wěn)定性，其示意圖如圖4所示。部分vhdl代碼如下： 圖5所示是用邏輯分析儀觀
在走線時(shí)，差分線的長(zhǎng)度應(yīng)該保持一致，且差分線應(yīng)彼此盡量靠近以減少反射，并應(yīng)盡量減少信號(hào)路徑中的過(guò)孔數(shù)量與阻抗的不均勻，此外，還要把lvds和ttl信號(hào)層分開(kāi)以防止串?dāng)_。 圖3為fpga的連接電路。本全彩led控制系統(tǒng)之所以選用fpga作為測(cè)試平臺(tái)，其原因首先是fpga可以快速轉(zhuǎn)向最終原型，其次是它的可再編程能力強(qiáng)，可以通過(guò)軟件而不是硬件來(lái)滿足設(shè)計(jì)的改進(jìn)，而最重要的一點(diǎn)則是因?yàn)閒pga提供了大量的資源，包括sdram驅(qū)動(dòng)、zbt sram驅(qū)動(dòng)和快速傳輸邏輯接口(lvds)等。ep2c5q208c8一共有208個(gè)管腳，分成4個(gè)bank，bank1的i／o接口用于差分信號(hào)線，bank2上的i／o接口與sdram相連接，bank3和bank4用來(lái)連接led顯示屏的數(shù)據(jù)和控制信號(hào)。 2 基于lvds的傳輸軟件 硬件電路連好之后，便可用vhdl語(yǔ)言編寫(xiě)相應(yīng)的測(cè)試代碼?？赏ㄟ^(guò)計(jì)數(shù)器生成rgb數(shù)據(jù)信號(hào)，然后把數(shù)據(jù)從fpga經(jīng)差分線輸出，再經(jīng)過(guò)10米長(zhǎng)的雙絞線輸入到fpga，從而檢驗(yàn)lvds信號(hào)傳輸?shù)姆€(wěn)定性，其示意圖如圖4所示。部分vhdl代碼如下：
抖動(dòng)，輸出時(shí)鐘的相位可以實(shí)時(shí)地反映輸入碼元的相位。 2.由于具有判斷輸入碼元脈沖邊沿抖動(dòng)的功能，因此也具有鎖相環(huán)的自適應(yīng)性。由以上分析可知，當(dāng)輸入碼元出現(xiàn)抖動(dòng)而使得輸出時(shí)鐘沒(méi)有和碼元對(duì)齊之后，下一個(gè)碼元跳變沿就會(huì)重新對(duì)齊。這種自適應(yīng)性比鎖相環(huán)的自適應(yīng)反應(yīng)更迅速。 3.本設(shè)計(jì)可支持的系統(tǒng)時(shí)鐘clk可以達(dá)到181mhz，支持的輸入碼元速率最大為(181/n)mhz，可以支持大部分的數(shù)字通信應(yīng)用。 4.本設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，這種辦法比鎖相環(huán)法更節(jié)省le資源。當(dāng)n=32、c=4時(shí)，使用ep2c5q208c8器件，位同步提取電路所消耗的le數(shù)目?jī)H為26個(gè)。 結(jié)語(yǔ) 實(shí)現(xiàn)位同步的方法很多，本文討論的是一種提取位同步信號(hào)的新型設(shè)計(jì)方案。該設(shè)計(jì)在quartus ii下調(diào)試通過(guò)并在實(shí)踐中得到應(yīng)用。實(shí)踐證明這種方法可以用很少的fpga資源實(shí)現(xiàn)位同步的目的，并具有很高的穩(wěn)定性和可靠性。 來(lái)源:ks99
fs設(shè)計(jì)模塊性能及所占資源分析 1)ddfs模塊時(shí)序分析 首先應(yīng)當(dāng)分析ddfs模塊的最大時(shí)鐘頻率fmax，因?yàn)樗鼪Q定著系統(tǒng)能否工作在150 mhz或更高的時(shí)鐘頻率。通過(guò)qu-artusii6．0自帶的timing analyzer tools時(shí)序分析，本設(shè)計(jì)中的ddfs模塊的fmax=179．18 mhz，高于150 mhz。故本設(shè)計(jì)理論上可輸出的正弦信號(hào)的最高頻率可達(dá)11．198 mhz。 2)ddfs模塊資源分析 本設(shè)計(jì)使用的是fpga為ahem公司的cycloneⅱ系列芯片ep2c5q208c8，所設(shè)計(jì)的ddfs模塊所占片上資源邏輯單元僅為2％，所占的數(shù)據(jù)存儲(chǔ)空間為12 288 bits，約占總的數(shù)據(jù)存儲(chǔ)空間119 808 bits的10％?？梢?jiàn)，通過(guò)對(duì)rom存儲(chǔ)表進(jìn)行數(shù)據(jù)后，ddfs模塊所占片存儲(chǔ)資源較少。因此，fpga上rom資源允許調(diào)用若干ddfs模塊來(lái)完成各種功能模塊，如2-psk、2-fsk、2-ask等數(shù)字調(diào)制。 4 系統(tǒng)性能仿真與測(cè)試 以ddfs模塊為基礎(chǔ)，本設(shè)計(jì)實(shí)現(xiàn)了兩組反相的正弦信號(hào)、余弦信號(hào)、三角波信號(hào)、鋸齒波、2-psk、2-fsk、2-ask等數(shù)字調(diào)
請(qǐng)教cyloneii系列 nceo 引腳復(fù)用i/o問(wèn)題。quartus5.1我用的ep2c5q208c8，quartusii5.1。ep2c5q208c8的108引腳是i/0復(fù)用nceo。也就是配置過(guò)程作為nceo使用，工作過(guò)程作為普通i/o。我在分配引腳時(shí)把pin108分配為通用i/o,但是編譯的fitter過(guò)程報(bào)錯(cuò)，提示：info: pin usb_cs_ is assigned to pin location pin_108 (ioc_x28_y2_n0)info: pin ~lvds41p/nceo~ is assigned to pin location pin_108 (ioc_x28_y2_n0)請(qǐng)大家?guī)兔?，我該怎么做才能把nceo功能關(guān)掉，把108引腳當(dāng)作通用i/o來(lái)用？
聯(lián)系人：
聯(lián)系方式：
