摘要：隨著FPGA芯片越大而且系統(tǒng)時(shí)鐘越高，PCB板設(shè)計(jì)以及結(jié)構(gòu)設(shè)計(jì)變得越難，隨著速率的提高，板間的信號完整性變的非常關(guān)鍵，PCB板上若有關(guān)鍵信號，那么需要進(jìn)行阻抗匹配，從而避免信號的反射和震蕩。Xilinx公司提供DCI可以在芯片內(nèi)部進(jìn)行阻抗匹配，匹配電阻更加接進(jìn)芯片，可以減少元器件，節(jié)省PDB板面積，并且也更方便走線。

　　1  DCI技術(shù)概述

　　隨著FPGA芯片越大而且系統(tǒng)時(shí)鐘越高，PCB板設(shè)計(jì)以及結(jié)構(gòu)設(shè)計(jì)變得越難，隨著速率的提高，板間的信號完整性變的非常關(guān)鍵，PCB板上若有關(guān)鍵信號，那么需要進(jìn)行阻抗匹配，從而避免信號的反射和震蕩。Xilinx公司提供DCI可以在芯片內(nèi)部進(jìn)行阻抗匹配，匹配電阻更加接進(jìn)芯片，可以減少元器件，節(jié)省PDB板面積，并且也更方便走線。

　　傳統(tǒng)的阻抗匹配是在PCB板上端接一個(gè)電阻。理想情況下，源端輸出阻抗認(rèn)為是很小的，而接受端的輸入阻抗認(rèn)為是很大，在實(shí)際電路中都可以不去考慮，只考慮PCB上的走線，從接收端看過去PCB特征阻抗應(yīng)該等于端接電阻，這樣電流從源端流向接收端才不會導(dǎo)致反射。

　　1.1 阻抗匹配原理

　　阻抗匹配是指負(fù)載阻抗與激勵(lì)源內(nèi)部阻抗互相適配，得到功率輸出的一種工作狀態(tài)。對于不同特性的電路，匹配條件是不一樣的。在純電阻電路中，當(dāng)負(fù)載電阻等于激勵(lì)源內(nèi)阻時(shí)，則輸出功率為，這種工作狀態(tài)稱為匹配，否則稱為失配。當(dāng)激勵(lì)源內(nèi)阻抗和負(fù)載阻抗含有電抗成份時(shí)，為使負(fù)載得到功率，負(fù)載阻抗與內(nèi)阻必須滿足共扼關(guān)系，即電阻成份相等，電抗成份只數(shù)值相等而符號相反。這種匹配條件稱為共扼匹配。

　　在高速的設(shè)計(jì)中，阻抗的匹配與否關(guān)系到信號的質(zhì)量優(yōu)劣。阻抗匹配的技術(shù)可以說是豐富多樣，但是在具體的系統(tǒng)中怎樣才能比較合理的應(yīng)用，需要衡量多個(gè)方面的因素。例如我們在系統(tǒng)中設(shè)計(jì)中，很多采用的都是源段的串連匹配。對于什么情況下需要匹配，采用什么方式的匹配，為什么采用這種方式。例如：差分的匹配多數(shù)采用并聯(lián)終端匹配；時(shí)鐘采用串聯(lián)源端匹配。

　　1.2 串聯(lián)源端匹配

　　串聯(lián)源端匹配的理論出發(fā)點(diǎn)是在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個(gè)電阻R,使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負(fù)載端反射回來的信號發(fā)生再次反射。

　　1.2.2 串聯(lián)終端匹配后的信號傳輸具有以下特點(diǎn)：

　　1、由于串聯(lián)匹配電阻的作用，驅(qū)動信號傳播時(shí)以其幅度的50%向負(fù)載端傳播。

　　2、信號在負(fù)載端的反射系數(shù)接近+1,因此反射信號的幅度接近原始信號幅度的50%.

　　3、反射信號與源端傳播的信號疊加，使負(fù)載端接受到的信號與原始信號的幅度近似相同。

　　4、負(fù)載端反射信號向源端傳播，到達(dá)源端后被匹配電阻吸收。

　　5、反射信號到達(dá)源端后，源端驅(qū)動電流降為0,直到下信號傳輸。

　　相對串聯(lián)匹配來說，不要求信號驅(qū)動器具有很大的電流驅(qū)動能力。選擇串聯(lián)源端匹配電阻值的原則很簡單，就是要求匹配電阻值與驅(qū)動器的輸出阻抗之和與傳輸線的特征阻抗相等。理想的信號驅(qū)動器的輸出阻抗為零，實(shí)際的驅(qū)動器總是有比較小的輸出阻抗，而且在信號的電平發(fā)生變化時(shí)，輸出阻抗可能不同。比如電源電壓為+4.5V的CMOS驅(qū)動器，在低電平時(shí)典型的輸出阻抗為37Ω，在高電平時(shí)典型的輸出阻抗為45Ω[4];TTL驅(qū)動器和CMOS驅(qū)動一樣，其輸出阻抗會隨信號的電平大小變化而變化。因此，對TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。鏈狀拓?fù)浣Y(jié)構(gòu)的信號網(wǎng)路不適合使用串聯(lián)終端匹配，所有的負(fù)載必須接到傳輸線的末端?？梢钥闯觯幸欢螘r(shí)間負(fù)載端信號幅度為原始信號幅度的一半。顯然這時(shí)候信號處在不定邏輯狀態(tài)，信號的噪聲容限很低。

　　串聯(lián)匹配是常用的終端匹配方法。它的優(yōu)點(diǎn)是功耗小，不會給驅(qū)動器帶來額外的直流負(fù)載，也不會在信號和地之間引入額外的阻抗；而且只需要一個(gè)電阻元件。

　　1.3 并聯(lián)終端匹配

　　并聯(lián)終端匹配的理論出發(fā)點(diǎn)是在信號源端阻抗很小的情況下，通過增加并聯(lián)電阻使負(fù)載端輸入阻抗與傳輸線的特征阻抗相匹配，達(dá)到消除負(fù)載端反射的目的。實(shí)現(xiàn)形式分為單電阻和雙電阻兩種形式。

　　1.3.3 并聯(lián)終端匹配后的信號傳輸具有以下特點(diǎn)：

　　1、 驅(qū)動信號近似以滿幅度沿傳輸線傳播；

　　2、 所有的反射都被匹配電阻吸收；

　　3、 負(fù)載端接受到的信號幅度與源端發(fā)送的信號幅度近似相同。

　　在實(shí)際的電路系統(tǒng)中，芯片的輸入阻抗很高，因此對單電阻形式來說，負(fù)載端的并聯(lián)電阻值必須與傳輸線的特征阻抗相近或相等。假定傳輸線的特征阻抗為50Ω，則 R值為50Ω。如果信號的高電平為5V,則信號的靜態(tài)電流將達(dá)到100mA.由于典型的TTL或CMOS電路的驅(qū)動能力很小，這種單電阻的并聯(lián)匹配方式很少出現(xiàn)在這些電路中。

　　雙電阻形式的并聯(lián)匹配，也被稱作戴維南終端匹配，要求的電流驅(qū)動能力比單電阻形式小。這是因?yàn)閮呻娮璧牟⒙?lián)值與傳輸線的特征阻抗相匹配，每個(gè)電阻都比傳輸線的特征阻抗大。考慮到芯片的驅(qū)動能力，兩個(gè)電阻值的選擇必須遵循三個(gè)原則：

　?、艃呻娮璧牟⒙?lián)值與傳輸線的特征阻抗相等；

　?、婆c電源連接的電阻值不能太小，以免信號為低電平時(shí)驅(qū)動電流過大；

　?、桥c地連接的電阻值不能太小，以免信號為高電平時(shí)驅(qū)動電流過大。

　　傳統(tǒng)的終端匹配要求電阻盡量靠近芯片管腳，不但增加了PCB的布線的難度，而且還增加了元器件的數(shù)量。

　　2  DCI技術(shù)的應(yīng)用分析

　　根據(jù)I/O的電平標(biāo)準(zhǔn)，DCI技術(shù)可以控制驅(qū)動器的輸出阻抗，也可以在驅(qū)動器或者接收器上添加并行終端。目的都是的匹配傳輸線上的特征阻抗。DCI技術(shù)根據(jù)VRP和VRN上的高參考電阻計(jì)算I/O內(nèi)部的阻抗。并且可以持續(xù)補(bǔ)償因?yàn)闇囟群碗妷鹤兓鸬淖杩棺兓?/FONT>