從根本上講，復(fù)雜系統(tǒng)級(jí)芯片的測(cè)試與驗(yàn)證問(wèn)題與CMOS技術(shù)以前一直推測(cè)的物理極限存在沖突。在設(shè)計(jì)系統(tǒng)級(jí)芯片時(shí)，設(shè)計(jì)人員需要處理數(shù)百萬(wàn)門線路的設(shè)計(jì)，但即使解決了復(fù)雜的線路設(shè)計(jì)，設(shè)計(jì)好的電路仍然需要進(jìn)行驗(yàn)證和測(cè)試，這時(shí)候就會(huì)出現(xiàn)半導(dǎo)體物理方面的問(wèn)題，為已十分復(fù)雜的系統(tǒng)增添許多不希望看到的物理效應(yīng)。為此，驗(yàn)證和測(cè)試技術(shù)人員不得不急切地開(kāi)發(fā)新工具和技術(shù)，以克服0.18μm及更微細(xì)工藝所帶來(lái)的新難題。

我們以可編程邏輯器件(PLD)設(shè)計(jì)作為一個(gè)例子?，F(xiàn)在人們已經(jīng)能夠在一個(gè)PLD芯片上設(shè)計(jì)數(shù)百萬(wàn)門線路，所完成的系統(tǒng)采用復(fù)雜的工藝，至少用到了六個(gè)金屬化層。芯片內(nèi)除包含基本的門陣列以外，還含有存儲(chǔ)器模塊和其它IP內(nèi)核(具有知識(shí)產(chǎn)權(quán)的電路模塊)。

正如Synplicity公司PLD產(chǎn)品經(jīng)理Jeff Garrison在他的文章中所說(shuō)，"如此高密度、高速度器件的超細(xì)微工藝技術(shù)，給PLD器件帶來(lái)了類似ASIC器件的問(wèn)題。特別是時(shí)序延遲，過(guò)去一般是由邏輯線路單元引起，而現(xiàn)在延遲則主要產(chǎn)生在邏輯單元之間的內(nèi)部連線上。"

這種現(xiàn)象在0.25μm的設(shè)計(jì)中就有了，重要的時(shí)序參數(shù)已從門級(jí)描述轉(zhuǎn)向內(nèi)部互連描述。現(xiàn)在即使是能夠設(shè)計(jì)高度復(fù)雜邏輯線路的先進(jìn)設(shè)計(jì)工具，對(duì)這樣的問(wèn)題也無(wú)能為力。 線路中這種很重要的時(shí)序特性在設(shè)計(jì)過(guò)程中一直都是個(gè)未知數(shù)，只有到布局和布線完成以后才能確定。而這時(shí)如果發(fā)現(xiàn)時(shí)序關(guān)系不能滿足設(shè)計(jì)要求，就需要對(duì)整個(gè)設(shè)計(jì)進(jìn)行返工，從而影響設(shè)計(jì)成品的投產(chǎn)進(jìn)度，造成巨大經(jīng)濟(jì)損失。Garrison和他的同事們現(xiàn)正在和PLD供應(yīng)商Altera公司合作進(jìn)行工具開(kāi)發(fā)，專門解決PLD結(jié)構(gòu)中特殊的內(nèi)部連線問(wèn)題。

設(shè)計(jì)系統(tǒng)級(jí)芯片會(huì)用到很多種數(shù)字線路和IP內(nèi)核，上面的例子只不過(guò)是其中一種而已。長(zhǎng)期以來(lái)在易測(cè)性設(shè)計(jì)階段，測(cè)試覆蓋率一直是測(cè)試設(shè)計(jì)關(guān)心的重要課題，如今在一個(gè)芯片中包含了如此多種類型的線路，更為解決測(cè)試覆蓋率問(wèn)題增加了難度。

對(duì)于測(cè)試工程師來(lái)說(shuō)經(jīng)常需要反復(fù)考慮的一個(gè)問(wèn)題，就是為了保證達(dá)到一定的故障覆蓋率需要作多少種類型的測(cè)試。現(xiàn)在簡(jiǎn)單線路的測(cè)試覆蓋率已不是大問(wèn)題了，但是SOC的出現(xiàn)又將問(wèn)題解決的難度提高了好幾個(gè)數(shù)量級(jí)。

明導(dǎo)公司ATPG產(chǎn)品部的Ron Press和Janusz Ralski則在一個(gè)宏觀的角度上，向我們介紹了隨著電路復(fù)雜性的增加，同時(shí)伴隨亞微米器件本身的復(fù)雜特性，測(cè)試和測(cè)量方面的問(wèn)題如何變得越來(lái)越更加嚴(yán)重。

為了適應(yīng)芯片中器件數(shù)量的驚人增長(zhǎng)，現(xiàn)在測(cè)試系統(tǒng)已經(jīng)開(kāi)始改用64位處理器，并且采用壓縮測(cè)試向量模式，目前的壓縮率一般要達(dá)到60%。

但僅僅因?yàn)榫€路縮小而跟著在縮小的尺寸上進(jìn)行測(cè)試是不夠的，因?yàn)樯顏單⒚灼骷€會(huì)產(chǎn)生一系列全新故障模式，這些故障和時(shí)序問(wèn)題有直接關(guān)系，故而測(cè)試工程師會(huì)發(fā)現(xiàn)在現(xiàn)有方案中單純?cè)黾訙y(cè)試是不夠的。Press和Ralski認(rèn)為，要想找出這些新故障，的辦法是在實(shí)際工作速度下進(jìn)行測(cè)試。

傳統(tǒng)的測(cè)試過(guò)程專注于找出"卡殼"故障(如晶體管不能開(kāi)關(guān)，電路不能變換狀態(tài))，這類故障和時(shí)序沒(méi)有關(guān)系，因此在實(shí)際工作速度下的測(cè)試要采用一種更為復(fù)雜的方法。例如先建立一個(gè)和時(shí)序有關(guān)的"發(fā)生-收到"事件，然后檢查接收到的原始事件是否落在規(guī)定的時(shí)序范圍內(nèi)。此外Garrison還發(fā)現(xiàn)，對(duì)于系統(tǒng)級(jí)芯片路徑延遲已經(jīng)成為總延遲的主要因素，因此不可以再忽略不計(jì)。

考慮晶體管和內(nèi)部連線時(shí)序問(wèn)題的同時(shí)，測(cè)試和驗(yàn)證現(xiàn)在還要必須考慮相鄰連線之間的相互作用。隨著內(nèi)部連線越來(lái)越密集，在導(dǎo)線上傳輸?shù)男盘?hào)越來(lái)越快，線路邏輯狀態(tài)通過(guò)導(dǎo)線間的耦合電容從一根導(dǎo)線傳到另一根導(dǎo)線的可能性也越來(lái)越大。這樣就又產(chǎn)生了一系列的新問(wèn)題，即所謂的信號(hào)完整性問(wèn)題。對(duì)這種類型的故障建模也很復(fù)雜，因?yàn)樗粌H涉及個(gè)別的器件或連線，而是與整個(gè)網(wǎng)絡(luò)都有關(guān)連，建模時(shí)先要分清楚產(chǎn)生影響的網(wǎng)絡(luò)和受到影響的網(wǎng)絡(luò)。

Cadence Design System公司的Lou Scheffer在他的文章里詳細(xì)地介紹了信號(hào)完整性分析這一新領(lǐng)域的分類情況。這種線路內(nèi)部的相互作用時(shí)序延遲十分復(fù)雜，而且每個(gè)周期都不相同，因此建模非常困難。

Scheffer指出，"交互干擾對(duì)時(shí)序的影響十分復(fù)雜微妙，因?yàn)槭苡绊懢W(wǎng)絡(luò)的時(shí)序不僅受到從個(gè)門電路就開(kāi)始的門延遲影響，而且還受到內(nèi)部連線延遲以及其它相鄰網(wǎng)絡(luò)狀態(tài)的影響。對(duì)于內(nèi)部連線不能再使用一個(gè)延遲數(shù)據(jù)，而是需要用延遲和延遲來(lái)描述，并且在這個(gè)周期和下個(gè)周期都各不相同。"

一種解決辦法是加寬連線之間的距離以減小交互干擾，或者在連線間加隔離屏蔽。但是這種辦法增加了成本，也為提高器件的集成度設(shè)置了障礙。因此就得在布局和布線設(shè)計(jì)完成后地提取時(shí)序范圍，這也使故障分析越來(lái)越復(fù)雜。

另外一個(gè)由于連接線引起的問(wèn)題，是它會(huì)影響電源線的電壓降。由于亞微米器件的電壓值范圍越來(lái)越小，因此由于距離而產(chǎn)生的電壓降問(wèn)題也越來(lái)越尖銳，所以也必須將它列入測(cè)試和驗(yàn)證的項(xiàng)目中。

Scheffer在文章中還討論了如何防止一些只會(huì)在測(cè)試完成之后的現(xiàn)場(chǎng)使用過(guò)程中才能發(fā)現(xiàn)的故障。這類令人頭痛的問(wèn)題一般是由于疲勞現(xiàn)象而引起的，如熱電子效應(yīng)、連線疲勞以及電子遷移等?？梢灶A(yù)料，隨著電路幾何尺寸的縮小這些效應(yīng)會(huì)變得更為嚴(yán)重。此外為了解決其它方面的問(wèn)題而采用的新工藝，例如低k介電材料的應(yīng)用等，也會(huì)使問(wèn)題變得更為復(fù)雜，這主要是因?yàn)榈徒殡娤禂?shù)材料的導(dǎo)熱性能較差。

要解決設(shè)計(jì)完整性問(wèn)題，就需要改變整個(gè)設(shè)計(jì)流程，而不僅是改進(jìn)測(cè)試工作。芯片通過(guò)全部測(cè)試和驗(yàn)證離開(kāi)制造廠以后，仍然可能存在潛伏的隱患，這些故障只會(huì)在以后的使用過(guò)程中才顯露出來(lái)。