可以使用門時(shí)延定義門從任何輸入到其輸出的信號(hào)傳輸時(shí)延。門時(shí)延可以在門自身實(shí)例語(yǔ)句中定義。帶有時(shí)延定義的門實(shí)例語(yǔ)句的語(yǔ)法如下：

gate_type [delay][instance_name](terminal_list);

時(shí)延規(guī)定了門時(shí)延，即從門的任意輸入到輸出的傳輸時(shí)延。當(dāng)沒有強(qiáng)調(diào)門時(shí)延時(shí)，缺省的時(shí)延值為0。
　　門時(shí)延由三類時(shí)延值組成：
　　1) 上升時(shí)延
　　2) 下降時(shí)延
　　3) 截止時(shí)延
　　門時(shí)延定義可以包含0個(gè)、1個(gè)、2個(gè)或3個(gè)時(shí)延值。下表為不同個(gè)數(shù)時(shí)延值說(shuō)明條件下，各種具體的時(shí)延取值情形。

無(wú)時(shí)延 1個(gè)時(shí)延(d) 2個(gè)時(shí)延(d1, d2) 3個(gè)時(shí)延 (dA, dB, dC)
上升 0 d d1 dA
下降 0 d d2 dB
to_x 0 d min① (d1, d2) min (dA, dB, dC)
截止 0 d min (d1, d2) dC
① min 是minimum 的縮寫詞。
　　注意轉(zhuǎn)換到x的時(shí)延(to_x)不但被顯式地定義，還可以通過(guò)其它定義的值決定。
　　下面是一些具體實(shí)例。注意Verilog HDL模型中的所有時(shí)延都以單位時(shí)間表示。單位時(shí)間與實(shí)際時(shí)間的關(guān)聯(lián)可以通過(guò)`timescale編譯器指令實(shí)現(xiàn)。在下面的實(shí)例中,

not N1 (Qbar, Q);

因?yàn)闆]有定義時(shí)延，門時(shí)延為0。下面的門實(shí)例中，

nand #6 (Out, In1, In2);

所有時(shí)延均為6，即上升時(shí)延和下降時(shí)延都是6。因?yàn)檩敵鰶Q不會(huì)是高阻態(tài)，截止時(shí)延不適用于與非門。轉(zhuǎn)換到x的時(shí)延也是6。

and #(3,5) (Out, In1, In2, In3);

在這個(gè)實(shí)例中，上升時(shí)延被定義為3，下降時(shí)延為5，轉(zhuǎn)換到x的時(shí)延是3和5中間的值，即3。在下面的實(shí)例中，

notif1 #(2,8,6) (Dout, Din1, Din2);

上升時(shí)延為2，下降時(shí)延為8，截止時(shí)延為6，轉(zhuǎn)換到x的時(shí)延是2、8和6中的值，即2。
　　對(duì)多輸入門（例如與門和非門）和多輸出門(緩沖門和非門)總共只能夠定義2個(gè)時(shí)延(因?yàn)檩敵鰶Q不會(huì)是z)。三態(tài)門共有3個(gè)時(shí)延，并且上拉、下拉電阻實(shí)例門不能有任何時(shí)延。

min:typ:max時(shí)延形式

門延遲也可采用min:typ:max形式定義。形式如下：

minimum: typical: maximum

　　值、典型值和值必須是常數(shù)表達(dá)式。下面是在實(shí)例中使用這種形式的實(shí)例。

nand #(2:3:4, 5:6:7) (Pout, Pin1, Pin2);

選擇使用哪種時(shí)延通常作為模擬運(yùn)行中的一個(gè)選項(xiàng)。例如，如果執(zhí)行時(shí)延模擬，與非門單元使用上升時(shí)延4和下降時(shí)延7。
　　程序塊也能夠定義門時(shí)延。