Verilog HDL實(shí)例數(shù)組
出處:hedy007 發(fā)布于:2007-04-29 10:13:55
gate_type [delay]instance_name [leftbound:rightbound]
(list_of_terminal_names);
leftbound和rightbound值是任意的兩個常量表達(dá)式。左界不必大于右界,并且左、右界兩者都不必限定為0。示例如下。
wire [3:0] Out, InA, InB;
. . .
nand Gang [3:0] (Out, InA, InB);
帶有范圍說明的實(shí)例語句與下述語句等價:
nand
Gang3 (Out[3], InA[3], InB[3]),
Gang2 (Out[2], InA[2], InB[2]),
Gang1 (Out[1], InA[1], InB[1]),
Gang0 (Out[0], InA[0], InB[0]);
注意定義實(shí)例數(shù)組時,實(shí)例名稱是不可選的。
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