Verilog HDL的三態(tài)門
出處:zaichao 發(fā)布于:2007-04-29 10:13:56
bufif0 bufif1 notif0 notif1
這些門用于對(duì)三態(tài)驅(qū)動(dòng)器建模。這些門有一個(gè)輸出、一個(gè)數(shù)據(jù)輸入和一個(gè)控制輸入。三態(tài)門實(shí)例語句的基本語法如下:
tristate_gate[instance_name] (OutputA, InputB,ControlC);
個(gè)端口OutputA是輸出端口,第二個(gè)端口InputB是數(shù)據(jù)輸入,ControlC是控制輸入。根據(jù)控制輸入,輸出可被驅(qū)動(dòng)到高阻狀態(tài),即值z(mì)。對(duì)于bufif0,若通過控制輸入為1,則輸出為z;否則數(shù)據(jù)被傳輸至輸出端。對(duì)于bufif1,若控制輸入為0,則輸出為z。對(duì)于notif0,如果控制輸出為1,那么輸出為z;否則輸入數(shù)據(jù)值的非傳輸?shù)捷敵龆?。?duì)于notif1,若控制輸入為0;則輸出為z。
例如:
bufif1 BF1 (Dbus,MemData,Strobe);
notif0 NT2 (Addr, Abus, Probe);
當(dāng)Strobe為0時(shí),bufif1門BF1驅(qū)動(dòng)輸出Dbus為高阻;否則MemData被傳輸至Dbus。在第2個(gè)實(shí)例語句中,當(dāng)Probe為1時(shí),Addr為高阻;否則Abus的非傳輸?shù)紸ddr。
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