Cadence公司的SoC Encounter GXL是可以在設(shè)計流程的不同階段提供良品率分析和優(yōu)化的工具。它能提供多模式和多角度的時序分析，并且終可實現(xiàn)完整的統(tǒng)計時序分析，此外還具有時鐘網(wǎng)格綜合功能。

Cadence設(shè)計系統(tǒng)公司承認,大批設(shè)計師不會購買其高端Encounter GXL系列工具，這種具有“良品率意識”的IC實現(xiàn)流程主要瞄準65nm及以下的設(shè)計。但是一小部分超大型設(shè)計加在一起也可以產(chǎn)生一筆不菲的收入。

Cadence前不久推出具有“良品率和變量意識”的物理設(shè)計套件SoC Encounter GXL、RTL綜合工具的增強版RTL Compiler GXL、以及在Conformal等效檢查器的基礎(chǔ)上增加新功能的Conformal Low Power GXL。

“我們將目光瞄準金字塔的點，也就是前沿的技術(shù)?！盋adence公司的行銷副總裁Eric Filseth說，“可能這些只針對少數(shù)設(shè)計，但是它們的發(fā)展會越來越廣且速度會越來越快?！?

GXL是Cadence公司去年9月份宣布的三階架構(gòu)戰(zhàn)略的一部分。三階戰(zhàn)略是：Encounter L系列工具，滿足150nm及以上節(jié)點的低復(fù)雜性設(shè)計；XL系列工具，面向130nm及以下節(jié)點的較復(fù)雜設(shè)計；GXL系列工具，瞄準65nm及以下節(jié)點的前沿設(shè)計。Filseth指出，多數(shù)大型用戶可能會使用許多L和XL系列工具，而僅使用少量的GXL系列工具。

但是考慮到，近期大型EDA供應(yīng)商和類似新創(chuàng)企業(yè)紛紛發(fā)布針對良品率設(shè)計和制造性設(shè)計的產(chǎn)品，Cadence也面臨著巨大的競爭壓力?！芭c傳統(tǒng)方法相比，我認為我們的工具可以在設(shè)計周期中更早地攔截問題。”Filseth表示，“用戶希望能在整個設(shè)計流程中都可以進行良品率的分析和優(yōu)化?！?

SoC Encounter GXL正是可以在設(shè)計流程的不同階段都提供良品率分析和優(yōu)化的工具。它能提供多模式和多角度的時序分析，并且終可實現(xiàn)完整的統(tǒng)計時序分析。此外，它還具有Cadence公司聲稱的業(yè)界首次推出的時鐘網(wǎng)格綜合功能。

SoC Encounter GXL的全芯片良品率分析功能可以評估單元、走線和過孔故障。它可以在布局和布線之前的原型階段完成整個芯片的折衷分析。Encounter GXL物理綜合中的“良品率意識”功能用來實現(xiàn)良品率優(yōu)化，它將良品率視為“成本”，并與時序和功耗一同加以優(yōu)化。

SoC Encounter GXL還能在布線過程中進行良品率優(yōu)化。Filseth表示，它不會在布線的時候進行全面的時序分析，但它具有時延、可用空間和走線間距的“概念”。所以，SoC Encounter GXL可以在布線期間處理冗余過孔插入和布線擴展，而不是將這些作為后處理步驟。

盡管如此，F(xiàn)ilseth卻表示金屬填充仍會在后處理過程中完成，而且布線器不會運行光刻仿真，雖然SoC Encounter GXL的架構(gòu)支持在以后增添該功能。

“reportYield”指令可以根據(jù)關(guān)鍵面積和單元良品率等因素，評估全芯片和模塊級缺陷的良品率損失。它可以針對特定的單元、過孔和布線配置期望的良品率損失。雖然評估互連良品率損失要求先進行布線，但是它卻能夠在布線之前對單元良品率的損失進行估計。

任何IC實現(xiàn)系統(tǒng)的根本要素都是靜態(tài)時序，Cadence公司計劃在這方面進行幾個關(guān)鍵性的改進。目前，GXL支持時序分析和多模式優(yōu)化，例如睡眠和等待模式，以及不同的電壓島。Filseth透露，在2006年上半年，Cadence公司將增加對多種“死角問題”的并行優(yōu)化。

Cadence將在2006年下半年推出完整的統(tǒng)計時序分析功能，F(xiàn)ilseth說。雖然包括IBM和Extreme DA在內(nèi)的供應(yīng)商在這方面走在了Cadence的前面，但是Filseth卻表示，他懷疑單獨的統(tǒng)計時序分析工具是否會有市場。他強調(diào)，必需的統(tǒng)計模型目前還未面世。

然而，Cadence推出了據(jù)稱是商用化的時鐘網(wǎng)格綜合工具。作為傳統(tǒng)時鐘樹的替代產(chǎn)品，時鐘網(wǎng)格可以并行放置多個器件和時鐘線。它能創(chuàng)建一種變量容忍、低斜率的架構(gòu)。時鐘網(wǎng)格可以為整個設(shè)計減少一半的片上變量，F(xiàn)ilseth指出。

雖然時鐘網(wǎng)格可能會消耗更多的面積和功率，但是Filseth認為，對一個“設(shè)計很好”的時鐘網(wǎng)格而言，這些犧牲都會是很小的。雖然時鐘網(wǎng)格在傳統(tǒng)上要求進行手工設(shè)計和Spice仿真，但是他表示，借助Cadence公司的自動時鐘網(wǎng)格綜合工具，這種要求不復(fù)存在。

GXL中擁有的“良品率和變量意識”能力確實要求代工廠提供額外信息，這些信息包括針對良品率表征過的單元庫。Filseth透露，Cadence正在同數(shù)家有權(quán)使用此類數(shù)據(jù)的集成器件制造商(IDM)進行合作。無晶圓廠客戶必須尋求擁有此類數(shù)據(jù)的庫供應(yīng)商，或者要求代工廠公開這些數(shù)據(jù)，他指出。

同時，GXL系列工具為Cadence的RTL Compiler綜合產(chǎn)品帶來了很多增強功能，包括物理版圖估計(PLE)、自動化再定時、自頂向下的低功率分割、多操作模式的并行綜合以及用于多CPU運行的超線程操作。

在上述功能中，顯著的是PLE，Cadence的行銷副總裁Steve Carlson指出。PLE承諾可以去除傳統(tǒng)綜合過程中使用的線載模型，代之以在RTL轉(zhuǎn)換成門級網(wǎng)表之前的更的互連模型。在使用PLE時，設(shè)計師需要讀取LEF版圖格式信息，從而讓工具正確使用物理互連模型而不是統(tǒng)計線載模型。該過程不是物理綜合，因為RTL Compiler不進行布局，但是Carlson卻指出，10個例子中有9個都取得了良好的布局和布線結(jié)果，。

再定時，這個曾經(jīng)在極高性能的設(shè)計中才得以使用的技術(shù)也被集成進了RTL Compiler的全局優(yōu)化過程中。自頂向下的多電壓供電功能可以針對多電壓域優(yōu)化設(shè)計。

超線程能讓用戶將綜合任務(wù)劃分到單個工作站或網(wǎng)絡(luò)中的多個CPU上。CPU的數(shù)量雖然沒有限制，但是Carlson表示，迄今為止超過6個CPU后性能就不會發(fā)生太明顯的變化。

Conformal Low-Power GXL可以在晶體管級進行驗證，而XL版本只能停留在單元級。因此GXL可以發(fā)現(xiàn)原本沒有發(fā)現(xiàn)的到晶體管的路徑。這些路徑被稱為“秘密路徑”，可能會消耗更多的功率，并極可能產(chǎn)生邏輯錯誤。

GXL產(chǎn)品現(xiàn)在已經(jīng)交付使用。據(jù)Filseth透露，Cadence今后還會在GXL版本中增加提取和電壓優(yōu)化工具。

作者: 葛立偉