說起信號源，電子工程師們想必非常熟悉，它與頻譜儀、示波器一樣都是電子及信息通信領(lǐng)域產(chǎn)品研發(fā)常備的測試儀器。信號源也稱為信號發(fā)生器，是一種可以生成模擬或數(shù)字域電子信號的電子設(shè)備，它有許多不同的類型，主要包括函數(shù)發(fā)生器、射頻和微波信號發(fā)生器、任意波形發(fā)生器、數(shù)字碼型發(fā)生器和頻率發(fā)生器。其中在模擬信號或者模擬數(shù)字混合信號應(yīng)用領(lǐng)域，任意波形發(fā)生器（AWG）有著非常普遍和廣泛的應(yīng)用。
　　任意波形發(fā)生器設(shè)計中非常重要的是所用的ADC、DAC、運放、時鐘以及電源等，這些器件正確選型能確保系統(tǒng)能提供較低的雜散、噪聲以及其他關(guān)鍵指標(biāo)。模擬技術(shù)廠商ADI近上線的全新任意波形發(fā)生器解決方案設(shè)計參考，側(cè)重于帶寬300MHz以下的應(yīng)用場合，利用ADI先進(jìn)的DAC技術(shù)，提供了較低的雜散和噪聲指標(biāo)，能夠解決用戶在芯片選型上的困惑，也可以提前預(yù)知設(shè)計難點，在前期設(shè)計中就可以做好應(yīng)對措施。
　　任意波形發(fā)生器六大設(shè)計痛點如何破？
　　任意波形發(fā)生器是現(xiàn)代電子測試領(lǐng)域應(yīng)用為廣泛的通用儀器之一，它利用高速DAC將內(nèi)存中的波形文件轉(zhuǎn)換為實際的波形信號，其波形文件可以由用戶靈活定制，波形特征僅受限于其采樣率帶寬。由于各種干擾的存在以及環(huán)境的變化，實際運行在實際電子環(huán)境中的設(shè)備，電路中往往存在各種信號缺陷和瞬變信號，例如過脈沖、尖峰、阻尼瞬變、頻率突變等。任意波形發(fā)生器可以產(chǎn)生各種理想及非理想的波形信號，因此可以用于各類半實物仿真中。例如汽車碰撞實驗的復(fù)現(xiàn)，或者產(chǎn)生高速模擬信號來測試某種芯片的功能。從簡單的正弦波產(chǎn)生到復(fù)雜一點的AM/FM調(diào)制信號，再到更加復(fù)雜的QAM調(diào)制信號等都有著任意波形發(fā)生器的應(yīng)用。
　　以往的波形發(fā)生器大都采用了DDS(Direct Digital synthesizer，直接數(shù)字式頻率合成器）技術(shù)，這種技術(shù)由美國學(xué)者J.Tiemey、C.M.Rader和B.Gold于1971年首次提出。但是由于DDS芯片內(nèi)部的數(shù)據(jù)結(jié)構(gòu)等都是固定的，不容易改變，使得輸出波形的種類有限，系統(tǒng)的可配置性和靈活性也被受到了限制，而且功耗還是比較大、成本也比較高。后來，伴隨著現(xiàn)場可編程門陣列FPGA技術(shù)的日益發(fā)展，越來越多的人開始關(guān)注利用FPGA技術(shù)來完成任意波形發(fā)生器的設(shè)計。而在設(shè)計的過程中，以下六個設(shè)計難點值得特別注意：
　　高速大幅度
　　高速運放很多，但是能輸出大幅度的很少，所以有些高速信號放大電路需要借助分立三極管來實現(xiàn)，這樣就使得設(shè)計難度大大增加。
　　平坦的通帶特性
　　通帶平坦度不夠好會導(dǎo)致波形失真，正弦波可以用幅度補償來優(yōu)化平坦度，但是任意波形是做不到這一點的，所以一款性能的信號源，它的硬件電路一定是有著出色的平坦度指標(biāo)。
　　低噪聲
　　想要產(chǎn)生1mVp-p甚至更小幅度的信號，信噪比指標(biāo)是繞不過去的問題，需要至始至終考慮到整個產(chǎn)品的設(shè)計中去。
　　低抖動的方波、脈沖波
　　純DDS架構(gòu)產(chǎn)生的方波會在非fsa/n頻率輸出時，有著多1/fsa的抖動，那是巨大的可見的抖動，所以通常是不能被接受的，必須通過一些特殊的方式來去除這種抖動。使用可變采樣率的逐點輸出波形發(fā)生器不存在這個問題。
　　觸發(fā)通道與模擬通道之間的抖動
　　觸發(fā)輸出與模擬通道輸出之間的抖動主要來自于數(shù)字信號和模擬信號的對齊問題。觸發(fā)輸出來自FPGA產(chǎn)生的數(shù)字信號，當(dāng)非fsa/n頻率輸出時，它是無法與模擬信號相位過零點對齊的，所以會產(chǎn)生周期性抖動。觸發(fā)輸入與模擬通道輸出之間的抖動是由于外部觸發(fā)輸入信號是隨機(jī)的，它多數(shù)情況下無法對齊FPGA采樣主時鐘，所以從觸發(fā)信號采樣轉(zhuǎn)換到模擬輸出有著明顯的抖動。
　　兩通道相位對齊
　　原本來自同一時鐘芯片的時鐘供給兩個DAC，layout時延控制好一點，容易實現(xiàn)兩個通道的相位同步。但實際上高速DAC內(nèi)部有DLL，每次上電之后的初始相位可能會發(fā)生變化，所以想要做到ps級別的相位對齊依然是比較有挑戰(zhàn)性的。對于這個問題，使用雙通道的DAC要簡單很多，但是通道隔離度的指標(biāo)可能會變差。
　　ADI高性能任意波形發(fā)生器是這樣的
　　ADI提供參考的任意波形發(fā)生器系統(tǒng)框圖是常見的基于DDS架構(gòu)的FPGA+DAC。例如要實現(xiàn)2.5GSPS的AWG，就需要在FPGA內(nèi)部并行運行10組DDS，每組DDS的時鐘為250MHz，每組初始相位間隔36度，每組DDS都使用相同的波形查找表LUT，把生成的數(shù)據(jù)并串轉(zhuǎn)換合成2組高速的1.25Gbps14通路的LVDS數(shù)據(jù)發(fā)送給DAC。
　　

　　圖1：AWG系統(tǒng)框圖。
　　AWG通常對信號的抖動指標(biāo)要求頗高，所以推薦超低抖動的時鐘芯片，例如LTC6952或者HMC7044。如果AWG要設(shè)計成通道浮地輸出的話，那么MCU適合放在接大地的機(jī)殼地端，那樣可以簡化GPIB/USB/LCD等對外接口(無需隔離設(shè)計)。AWG浮地輸出能力是一種相對比較安全的設(shè)計，哪怕被測物(DUT)不是工作在以大地為參考電平之上的，也不會損壞DUT或者AWG自身。
　　觸發(fā)輸入輸出端口的設(shè)計有一定的難度，主要體現(xiàn)在如何去除和模擬通道輸出信號之間的抖動。觸發(fā)輸入信號端口有可能是個模擬信號，所以需要高速比較器來轉(zhuǎn)換成數(shù)字電平，例如ADCMP605，直接差分輸出給FPGA，可以減少過長信號路徑導(dǎo)致對模擬通道的串?dāng)_。
　　而該AWG的電源拓?fù)鋭t主要以高整合度和低噪聲的電源芯片為主。對于任意波形發(fā)生器這類信號源產(chǎn)品要求噪聲越低越好，信噪比越高越好。然而供電多數(shù)來自ac至dc或者dc至dc電源，本身就有很多的開關(guān)噪聲和高頻尖刺，所以對于LDO的選擇主要考量PSRR指標(biāo)，是選擇有寬頻抑制能力的，那樣就可以抑制dc至dc的紋波和其諧波。比較推薦的一顆LDO是LT3045-1，它在10MHz處依然有著50dB以上的PSRR。對于供電電流比較大，電壓路數(shù)也比較多的FPGA應(yīng)用場合，推薦選用LTM4643/LTM4644這樣的電源模塊，簡化layout面積和設(shè)計難度，一片就可以滿足多數(shù)FPGA的供電需求。
　

　　圖2：AWG電源拓?fù)鋱D。
　　結(jié)論
　　隨著通信技術(shù)、雷達(dá)系統(tǒng)的不斷發(fā)展，對信號源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率的個數(shù)以及信號波形的形狀也提出越來越多的要求。任意波形發(fā)生器不僅能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還需要根據(jù)需求產(chǎn)生任意波形，輸出波形質(zhì)量好，頻率范圍寬，頻率穩(wěn)定度、準(zhǔn)確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時輸出波形相位連續(xù)等。