JEDEC固態(tài)技術(shù)協(xié)會(huì)，微電子產(chǎn)業(yè)標(biāo)準(zhǔn)領(lǐng)導(dǎo)制定機(jī)構(gòu)今天發(fā)布JESD209-4低功耗雙倍數(shù)據(jù)速率4 （LPDDR4）標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)旨在大幅度提高移動(dòng)計(jì)算設(shè)備的存儲(chǔ)器速度與效率。適用設(shè)備包括智能手機(jī)、平板電腦以及超薄筆記本電腦。LPDDR4存儲(chǔ)器輸入/輸出終的運(yùn)行速率能夠達(dá)到每秒4266MT,是LPDDR3的兩倍。新的接口標(biāo)準(zhǔn)將對(duì)下一代便攜式電子設(shè)備的性能產(chǎn)生巨大影響?！癓PDDR4將帶來大幅度性能提升，” JEDEC理事長邱德明先生指出?！霸摌?biāo)準(zhǔn)的制定旨在滿足世界的移動(dòng)系統(tǒng)對(duì)功耗、帶寬、封裝、成本以及兼容性等多方面的要求?！?代號(hào)為JESD209-4的LPDDR4標(biāo)準(zhǔn)由JEDEC的JC-42.6委員會(huì)主持開發(fā)完成，現(xiàn)在可以在JEDEC網(wǎng)站。

　　隨著移動(dòng)計(jì)算市場(chǎng)的持續(xù)增長，對(duì)更快設(shè)備和更長續(xù)航的需求也在增長。LPDDR4的發(fā)布將輸出輸入接口的數(shù)據(jù)速率由LPDDR3的每秒2133MT提高到了每秒3200MT乃至每秒4266MT的目標(biāo)速度。為實(shí)現(xiàn)這一目標(biāo)，委員會(huì)成員不得不重新設(shè)計(jì)架構(gòu)，從16位單通道晶片改為每通道16位的雙通道芯片，總位數(shù)達(dá)到32位。

　　“從LPDDR2到LPDDR3的變化是漸進(jìn)性的。而到了LPDDR4,架構(gòu)則完全改變，” JC-42.6小組委員會(huì)主席Hung Vuong指出?！拔覀冎溃_(dá)到業(yè)界所要求的性能，的辦法是完全脫離以前各代的架構(gòu)來設(shè)計(jì)?！?雙通道架構(gòu)縮短了數(shù)據(jù)信號(hào)從存儲(chǔ)器陣列到I/O粘貼片的傳送距離。這樣就降低了LPDDR4接口所要求的大量數(shù)據(jù)傳輸所需要的功耗。由于存儲(chǔ)器上的大部分面積被存儲(chǔ)器陣列所占據(jù)，翻倍擴(kuò)大接口面積對(duì)總體尺寸的影響微乎其微。

　　雙通道架構(gòu)使得時(shí)鐘與地址總線可以同數(shù)據(jù)總線放在一起。因此，數(shù)據(jù)總線到時(shí)鐘及地址總線之間的偏斜得以降到，從而使得LPDDR4器件達(dá)到更高的數(shù)據(jù)速率。同LPDDR3架構(gòu)相比，這樣節(jié)省了功耗同時(shí)提高了定時(shí)邊際。

　　信號(hào)發(fā)送的新方式

　　JEDEC委員會(huì)認(rèn)識(shí)到將LPDDR3的接口擴(kuò)展到更高的頻率將消耗太多電量，于是決定對(duì)LPDDR4的I/O接口信號(hào)發(fā)送方式做出重大改變，采用低電壓擺動(dòng)-終止邏輯（LVSTL）方式。LPDDR4的I/O信號(hào)發(fā)送的367或440毫伏電壓比LPDDR3的I/O電壓擺動(dòng)低50%.這種方法一方面降低了功耗，同時(shí)還實(shí)現(xiàn)了高頻操作。此外，通過采用Vssq 終止及數(shù)據(jù)總線反轉(zhuǎn)（DBI），終止電量可以被降到，因?yàn)槿魏悟?qū)動(dòng)“0”的I/O信號(hào)都不消耗任何電量。

　　為了節(jié)省電量，還采取了其他幾項(xiàng)步驟：操作電壓從前幾代的1.2伏降低到了1.1伏。此外，標(biāo)準(zhǔn)的設(shè)計(jì)還特意支持寬范圍頻率下的節(jié)電操作。I/O可以在未終斷模式下以降低的電壓擺動(dòng)在多個(gè)低頻率運(yùn)行。同時(shí)，該標(biāo)準(zhǔn)允許在操作點(diǎn)之間快速切換，因而低頻率操作隨時(shí)可以進(jìn)行。

　　這種快速切換的實(shí)現(xiàn)在于增加了頻率設(shè)定點(diǎn)（FSP）。 LPDDR4確定了兩個(gè)頻率設(shè)定點(diǎn)（FSP），即存儲(chǔ)操作參數(shù)的所有DRAM寄存器。這些參數(shù)可能需要為兩種不同頻率操作進(jìn)行改變。 一旦兩個(gè)操作頻率得到調(diào)校，參數(shù)存到相應(yīng)的兩個(gè)頻率設(shè)定點(diǎn)中，頻率之間的切換就可以通過單一模式的寄存器寫入來實(shí)現(xiàn)。這就縮短了頻率變換的延遲，從而使系統(tǒng)更經(jīng)常以優(yōu)化速度處理負(fù)荷。

　　“它給予終用戶靈活性，” Vuong指出?！耙恍┰O(shè)計(jì)者喜歡以快的速度運(yùn)行設(shè)備，然后使其睡眠。另一些人喜歡在可能的情況下以較低的頻率，因此也是較低的功耗模式運(yùn)行。一個(gè)進(jìn)程可能需要的時(shí)間稍微長一些，但是這是他們所愿意做出的利弊權(quán)衡。我們?cè)O(shè)計(jì)的LPDDR4擁有足夠的靈活性，允許終用戶決定他們想怎么做?！?這個(gè)靈活特性之外是相伴的卓越性能，同LPDDR3設(shè)備相比，一個(gè)LPDDR4設(shè)備在大致相同的數(shù)據(jù)速率條件下將消耗更少的電量。

　　主要規(guī)格包括：

　　●雙通道架構(gòu)

　　●CA和DQ的內(nèi)置Vref供電

　　●數(shù)據(jù)總線反轉(zhuǎn) （DBI-DC）

　　●CA和DQ的ODT

　　●I/O吞吐量： 3200 MT/s, 升至4266 MT/s

　　●信號(hào)電壓： 367mV or 440mV

　　●工作電壓： 1.1V

　　●預(yù)取大?。?每通道32B

　　●拓補(bǔ)結(jié)構(gòu)： 點(diǎn)對(duì)點(diǎn)， PoP, MCP

　　●I/O電容： 1.3pF

　　●寫入調(diào)平

　　●6-針SDR CA總線CA培訓(xùn) （每兩通道12針）

　　●與前幾代低功耗DRAM相同，LPDDR4不要求延遲鎖定環(huán)（DLL）或相位鎖定環(huán)（PLL）