3 眾核處理器驗證策略及實現(xiàn)..

　　本節(jié)主要講述Godson-T 眾核處理器的驗證策略和實現(xiàn).對于該款眾核處理器的驗證工作，采用讓處理器核主動地執(zhí)行程序驗證平臺被動地調試適應處理器核的“被動式”思想，通過讓小核與模擬器協(xié)同一起執(zhí)行同樣的測試程序的“軟硬件協(xié)同驗證”策略，終達到所有測試程序的每條指令都比對通過的驗證結果.

　　3.1 普通指令的驗證策略..

　　該款眾核處理器的處理器小核采用順序雙發(fā)射方案設計，指令為亂序執(zhí)行但順序提交，在驗證工程中，大部分執(zhí)行后直接進行提交的指令都是可以采用普通指令的驗證策略進行對比，即在提交階段將小核運行情況與模擬器所執(zhí)行的結果進行對比.

　　當待測小核core[x,y]的兩條提交總線中任意有一條有效時， 此時平臺需要通過調用test_xy_step（x[i],y[i]）函數(shù)讓模擬器對應的小核core[x,y]也執(zhí)行同樣的一條指令，由于模擬器可以在瞬間執(zhí)行完該指令，并將執(zhí)行結果輸出比較或寫入固定專用的寄存器中等待比較.測試平臺通過調用test_xy_read_pc（x[i],y[i]）函數(shù)來獲得執(zhí)行指令的PC 值，并以此來判斷二者執(zhí)行的是否為同一指令，PC 值相同則執(zhí)行為同一指令，可以繼續(xù)驗證二者執(zhí)行結果是否一致.FPR.GPR.FCC.FCR 為執(zhí)行結果對比寄存器，對于普通指令的驗證，驗證平臺只需根據(jù)不同情況調用以下6 個函數(shù)[11]就可以調出小核具體的執(zhí)行結果，再通過上述信息和關聯(lián)函數(shù)進行對比即可.

　　平臺中對于普通指令比對過程中用到的六個主要函數(shù)包括：..

　　通過實驗和具體實現(xiàn)過程發(fā)現(xiàn)，這樣的對比策略能夠覆蓋Godson-T 眾核處理器指令集中的大部分指令，很高，能及時發(fā)現(xiàn)在設計初期大部分的設計缺陷，從芯片的整體過程來看節(jié)約了開發(fā)周期，通用性強，不失為一種良好的眾核處理器普通指令測試比對策略.

　　3.2 特殊指令的驗證策略..

　　除了上述包括簡單運算指令在內的大部分普通指令，一些比如Load/Store 指令等指令的執(zhí)行結果在提交階段需要通過片上網絡或由于系統(tǒng)流水的原因不能馬上提交，此時不能再運用普通指令的對比策略進行驗證.針對這一現(xiàn)象和問題，驗證環(huán)境中必須增加應對特殊指令的驗證策略，這樣才能終實現(xiàn)每條指令都對比通過的驗證目標.

　　實際上，由于處理器小核對于指令是完全意義上的并行執(zhí)行，而Transformer 在運行過程中是以串行來模擬并行，特殊指令流水執(zhí)行到提交階段并沒有錯，只是執(zhí)行結果已經被刷掉或已無法同Transformer 的執(zhí)行實現(xiàn)同步進行比較.小核與小核之間的互聯(lián)需要消耗一定的時間，使得對于每個小核個體來說的順序提交變成了整體全部小核的亂序提交，原本順序的指令流從整體的角度來看不再是順序的，所以此時如果仍按照普通指令的的比對策略，就會產生比對不通過，但這并不是小核本身產生的邏輯錯誤而造成的，所以對這些特殊指令進行特殊處理，增加特殊比對機制.

　　通過例子可以直觀地說明特殊比對機制的實現(xiàn)過程，舉例如下：..

　　現(xiàn)在假設對兩個處理器小核 core[0,0]和core[0,1]進行一些包含特殊指令的操作.步，core[0,1]向本地數(shù)據(jù)緩存寫入一個數(shù)據(jù)3,此時模擬器也調用相關store 函數(shù)完成寫入數(shù)據(jù)3操作，此時平臺檢測到目標地址空間都為3,比對通過；第二步主核core[0,0]向core[0,1]發(fā)出一個讀請求，請求將數(shù)值3 讀走.讀操作為特殊指令操作，讀取的數(shù)據(jù)從從core[0,1]到core[0,0]需要經過片上網絡的延遲才會返回提交.在這一延遲過程中如若主核core[0,0]的該Cache-line又完成了沒有延遲的提交過程，比如core[2,0]向其中寫入了數(shù)據(jù)4,那么此時提交后模擬器對應core[0,0]相應Cache-line 中的值就會變?yōu)?.

　　此時再比對由core[0,1]的讀請求操作就會由于模擬器中的值已經被刷走而比對不通過.普通指令的對比策略就不再適用.

　　仔細的分析上述的對比過程我們不難發(fā)現(xiàn)，對于這類特殊指令，并不能再提交階段再進行驗證比對，而應在數(shù)據(jù)3 從core[0,1]中被取走時就啟動平臺進行比對，此時方能比對成功且不影響后續(xù)訪存操作的比對.即在core[0,0]從core[0,1]將數(shù)值3 取走之后立即啟動模擬器執(zhí)行一條相應的Load 指令，比對就會順利通過，這就是針對特殊指令而在普通指令驗證基礎上進一步優(yōu)化的比對策略.

　　3.3 覆蓋率導向的驗證策略伴隨著現(xiàn)代大規(guī)模集成的電路制造工藝的快速發(fā)展，設計工程是必須直面芯片制造過程中可能產生的物理缺陷，現(xiàn)今的可測試性設計DFT（Design for Test）應運而生，而覆蓋率測試又是其重要的指標.

　　Synopsys 公司的VCS 工具能夠通過監(jiān)控和評估仿真過程中HDL 代碼的執(zhí)行軌跡來分析出該設計的哪些部分還未被測試到，同時也可能會發(fā)現(xiàn)測試平臺的不足以及測試向量需要從哪些方面進行改進，從而可以有導向的將驗證重點放在這些方面，有利于達到覆蓋率百分之百的驗證目標，這為芯片能夠終成功流片打下了堅實的基礎.

　　在對該款眾核處理器的設計和驗證過程中，各部分設計人員都需要首先對各自所設計的模塊進行功能點的抽取，然后用System Verilog 語言對功能點進行功能覆蓋率建模，開發(fā)人員需要在每個硬件模塊中顯示地寫出所有功能覆蓋點，以及需要覆蓋的點和ignore 的點.用到的關鍵詞包括：covergroup.coverpoint.ignore bins 和cross等.圖3 是Godson-T 眾核處理器前端流水線主要功能模塊覆蓋率.圖4 是譯碼模塊的功能覆蓋率.

　　3.4 時序驗證策略..

　　時序分析驗證是除功能驗證之外次重要的驗證重點，其所包含的STA 和DTA 兩種方式各有所長，可協(xié)調彌補，靈活使用.

　　STA 即套用特定的時序模型窮盡覆蓋.通過提取設計電路中的所有顯性和隱性的時序路徑，分別計算每個信號信號在這些路徑上的延遲，分析其是否違反設計者給定的時序限并找出違背約束的緣由.Synopsys 公司的Prime Time 工具為STA 提供了一個成熟的平臺，該款眾核處理器的靜態(tài)時序分析同樣基于這樣一個平臺.具體驗證流程可概括為確定設計數(shù)據(jù)庫（Specify data libraries）.確定互相聯(lián)系（Specify interconnect）.建立時序約束（Specify timing constraint）和時序檢查與分析（Timing check）等.

　　DTA 就是通常的后仿真.在設計的網表信息生成之后，通過相關工具將網表中包含的延遲信息和對應物理參數(shù)等提取出來，然后再進行仿真，檢查電路在后期設計中是否滿足設計期望.

　　DTA 相比于STA 來說不足之處在于產生的測試向量不夠完整和詳盡覆蓋到每一條路徑，因此DTA 無法做到顯示一些潛在問題路徑上的時序失真.它相對于靜態(tài)時序驗證來說比較，但分析速度很慢，同時對多個線程或多個測試程序進行DTA 的速度會是其一大瓶頸.

　　該款處理器的DTA 工作主要測試了功能模式.通路模式和JTAG 模式下進行的slow.fast以及typical 三個庫文件的動態(tài)時序分析，都順利通過.同樣測試通過的還有芯片與外圍硬件模塊之間通信消息的模擬驗證.

　　3.5 功耗評估策略..

　　功耗評估是衡量一個處理器性能重要的參考指標，隨著市場對于處理器性能和成本考慮需求的不斷增多，基于低功耗目標而設計開發(fā)的處理器受到越來越多用戶的青睞.對于眾核處理器來說，功耗大小優(yōu)劣直接決定了其性能和未來發(fā)展趨勢.因此，在芯片功能和時序的驗證通過之后，努力降低設計的功耗比就是下一階段的測試與繼續(xù)驗證的首要目標.

　　Synopsys 公司的Power Compiler 和PrimeTime 都是成熟的可用于系統(tǒng)功耗檢測和優(yōu)化的驗證工具，在Godson-T 處理器功耗評估的初期，我們同樣可以采用這兩種工具和測試方式作為待測芯片功耗評估的有效手段.Power Compiler 能夠報出平均功耗的優(yōu)勢可以被用來評估每個小核的設計是否具有差異，以及系統(tǒng)整體功耗的橫向對比；而Prime Time 工具可以針對待測設計的部分給出更為詳盡的功耗分析，可具體到每一個模塊的某個寄存器，提供更為詳實的改進和優(yōu)化導向.

　　Power Compiler 多用于初期對于系統(tǒng)功耗的整體把握，可以通過整體評估確定需要把設計的功耗降到怎樣一個標準.Prime Time 在后期的評估過程中使用較多，利用設計網表.標準庫器件功耗列表.內部行為轉換文件（SAIF）和值轉換文件（VCD）可以細化和對每一個單元或模塊進行功耗比優(yōu)化.這些網標或文件都可以通過在功耗仿真過程中添加相應的系統(tǒng)文件和庫文件得到.圖5 給出了Prime Time 功耗評估的流程示意圖.

　　4 結束語

      隨著集成電路制造工藝水平的迅猛提高和計算機體系結構設計技術的發(fā)展和創(chuàng)新，微處理器已步入了多核并行的時代.在整個芯片的設計過程中，仿真和驗證是耗時而又非常重要的一個環(huán)節(jié).隨著眾核處理器設計規(guī)模的不斷擴大，基于EDA 工具的純軟件仿真和基于FPGA 的原型驗證都遇到了各自發(fā)展道路上的瓶頸.

　　本文的工作主要是基于EDA 工具的驗證，以中國科學院計算技術研究所設計開發(fā)的Godson-T 眾核處理器芯片為依托，在“被動式驗證”的思想下，采用“軟硬件協(xié)同驗證”的策略，終達到“單條指令對比通過”的驗證目標.再輔以覆蓋率驗證.時序驗證和功耗評估策略，完整地提出了一套芯片驗證平臺搭建和驗證功能實現(xiàn)的方法流程，為終的流片提供完備的驗證方案.