摘要：眾核技術(shù)已成為當(dāng)前處理器體系結(jié)構(gòu)發(fā)展的必然趨勢(shì)，如何對(duì)眾核處理器設(shè)計(jì)進(jìn)行有效而充分的驗(yàn)證，成為當(dāng)今IC 設(shè)計(jì)驗(yàn)證領(lǐng)域的研究熱點(diǎn)之一，也是眾核處理器芯片能否成功流片的關(guān)鍵因素之一。目前工業(yè)界采用基于仿真的驗(yàn)證作為主要的驗(yàn)證方式，本文重點(diǎn)介紹了以覆蓋率為導(dǎo)向的RISC 眾核處理器的功能驗(yàn)證環(huán)境的整體設(shè)計(jì)，提出了“被動(dòng)式”的驗(yàn)證思想，并采用“軟硬件協(xié)同驗(yàn)證”的策略，終達(dá)到每條指令都比對(duì)通過(guò)的驗(yàn)證目標(biāo)，輔以后期階段所引入的時(shí)序驗(yàn)證策略和功耗評(píng)估策略，完整地提出了一套芯片驗(yàn)證平臺(tái)搭建和驗(yàn)證功能實(shí)現(xiàn)的方法流程。

　　1 引言

　　在隨著集成電路制造工藝的進(jìn)步和處理器設(shè)計(jì)水平的不斷提高，眾核技術(shù)已成為當(dāng)前處理器體系結(jié)構(gòu)發(fā)展的必然趨勢(shì)。處理器的復(fù)雜度呈指數(shù)幅度上升，使故障的查找和修復(fù)變得越來(lái)越困難，如何對(duì)眾核處理器進(jìn)行有效而充分的驗(yàn)證，成為當(dāng)今IC 設(shè)計(jì)驗(yàn)證領(lǐng)域的研究熱點(diǎn)之一，也是其能否能終流片成功的決定性因素。傳統(tǒng)的功能驗(yàn)證方法主要采用監(jiān)測(cè)并控制其地址與數(shù)據(jù)總線的方法，這對(duì)于高度集成化的眾核芯片，其追蹤系統(tǒng)總線的策略往往不能定位內(nèi)部故障所在，從而不能進(jìn)行下一步的分析和修改故障。

　　基于軟件和硬件分別進(jìn)行獨(dú)立的仿真驗(yàn)證仍然是目前IC 驗(yàn)證主要應(yīng)用的功能驗(yàn)證方式，在此基礎(chǔ)上，本文重點(diǎn)介紹了以覆蓋率為功能驗(yàn)證導(dǎo)向的RISC 眾核處理器的驗(yàn)證環(huán)境的整體搭建，提出了“被動(dòng)式”的測(cè)試驗(yàn)證思路，并采用“軟硬件協(xié)同驗(yàn)證”的策略，終達(dá)到了處理器運(yùn)行的每條指令都對(duì)比通過(guò)的驗(yàn)證目標(biāo)。再輔以相應(yīng)基于成熟EDA 工具的功耗和時(shí)序分析驗(yàn)證方式，完整地提出了一套芯片驗(yàn)證平臺(tái)搭建和驗(yàn)證功能實(shí)現(xiàn)的方法流程。

　　文章共分為以下幾個(gè)部分：第2 部分描述在“被動(dòng)式驗(yàn)證”思想的指導(dǎo)下RISC 眾核處理器驗(yàn)證環(huán)境的搭建；第3 部分詳細(xì)描述為了達(dá)到“單條指令對(duì)比”效果的眾核處理器的驗(yàn)證策略和具體實(shí)現(xiàn)；第4 部分為結(jié)束語(yǔ)，作為本文總結(jié)。

　　2 眾核處理器驗(yàn)證環(huán)境的搭建

　　2.1 軟硬件協(xié)同驗(yàn)證的發(fā)展現(xiàn)狀

　　軟硬件協(xié)同驗(yàn)證與傳統(tǒng)的數(shù)字系統(tǒng)仿真驗(yàn)證方法不同，它是針對(duì)軟件和硬件系統(tǒng)模塊進(jìn)行的混合模擬仿真。傳統(tǒng)的系統(tǒng)驗(yàn)證方法通常是將軟件部分和硬件部分的設(shè)計(jì)驗(yàn)證分開(kāi)獨(dú)立進(jìn)行，二者在確定了設(shè)計(jì)目標(biāo)之后就很少再相互考慮。這樣的設(shè)計(jì)驗(yàn)證方法在系統(tǒng)設(shè)計(jì)后期才會(huì)發(fā)現(xiàn)比如軟硬件接口或在設(shè)計(jì)初期沒(méi)有考慮到的系統(tǒng)功能方面的問(wèn)題，導(dǎo)致設(shè)計(jì)資源的浪費(fèi)與設(shè)計(jì)周期的延長(zhǎng)和開(kāi)發(fā)成本的不斷增加。

　　軟硬件協(xié)同驗(yàn)證技術(shù)的出現(xiàn)很好地改善了這一現(xiàn)狀，它分為外圍硬件模型驗(yàn)證和處理器驗(yàn)證兩個(gè)部分。軟硬件協(xié)同驗(yàn)證通常使用硬件模擬器作為驗(yàn)證工具，通過(guò)執(zhí)行RTL 級(jí)設(shè)計(jì)描述模擬設(shè)計(jì)的物理實(shí)現(xiàn)，其仿真結(jié)果取決于設(shè)計(jì)描述是否正確反映了設(shè)計(jì)的物理實(shí)現(xiàn)，驗(yàn)證時(shí)需要通過(guò)測(cè)試平臺(tái)產(chǎn)生激勵(lì)和開(kāi)發(fā)人員檢查響應(yīng)的有效性。

　　2.2 RISC 眾核處理器概述

　　本文選取一款名為“Godson-T”的RISC 架構(gòu)處理器芯片為研究對(duì)象和載體。該款芯片是由中國(guó)科學(xué)院計(jì)算技術(shù)研究所系統(tǒng)結(jié)構(gòu)國(guó)家重點(diǎn)實(shí)驗(yàn)室設(shè)計(jì)的一款片上眾核處理器芯片，主要面向電信應(yīng)用。服務(wù)器。金融管理。醫(yī)療和大型數(shù)據(jù)庫(kù)系統(tǒng)等領(lǐng)域的高性能計(jì)算。該款眾核處理器目前已經(jīng)順利通過(guò)各項(xiàng)驗(yàn)證和測(cè)試，并成功Tape-out.

　　該款眾核處理器的結(jié)構(gòu)如圖1 所示，中間部分為四縱四橫的十六單元陣列，每個(gè)單元由一個(gè)處理器小核和一個(gè)RT 組成，兩邊各有兩個(gè)L2–Cache,為二級(jí)數(shù)據(jù)緩存，為十六個(gè)獨(dú)立小核共享。

　　在示意圖的上方，SYNC-ma 模塊（同步管理器）負(fù)責(zé)同步管理各獨(dú)立小核間的互聯(lián)與協(xié)調(diào)。

　　TAP 端口負(fù)責(zé)與JTAG 調(diào)試相關(guān)的接口進(jìn)行通信的模塊，IO 模塊負(fù)責(zé)向片外發(fā)送相關(guān)配置信息。

　　2.3 驗(yàn)證語(yǔ)言System Verilog 概述

　　SystemVerilog 簡(jiǎn)稱(chēng)為SV 驗(yàn)證語(yǔ)言，是IEEE1364 Verilog-2001 標(biāo)準(zhǔn)的擴(kuò)展增強(qiáng)，兼容VerilogHDL 2001,并已經(jīng)成為硬件設(shè)計(jì)下一代驗(yàn)證仿真的主流編輯語(yǔ)言。SV 語(yǔ)言結(jié)合了來(lái)自VerilogHDL.C 語(yǔ)言。面向?qū)ο笤O(shè)計(jì)語(yǔ)言的部分概念，另外包含了Assertion 語(yǔ)言和平臺(tái)語(yǔ)言，完美結(jié)合了驗(yàn)證過(guò)程中使用頻繁的高層驗(yàn)證性語(yǔ)言（HVL）和開(kāi)發(fā)過(guò)程中使用較多的硬件描述性語(yǔ)言（HDL），對(duì)于進(jìn)行當(dāng)今高度愈加復(fù)雜的設(shè)計(jì)驗(yàn)證工作無(wú)疑是提供了一種有效的解決思路。它具有接口（interface）。斷言（Assertion）。多線程（multiplethreads）和函數(shù)和任務(wù)（Function and Task）等多種新的驗(yàn)證平臺(tái)建模技術(shù)。

　　2.4 驗(yàn)證環(huán)境的整體設(shè)計(jì)Godson-T 整體驗(yàn)證環(huán)境設(shè)計(jì)主要由六部分組成。包含處理器小核在內(nèi)的其頂層實(shí)現(xiàn)模塊作為待測(cè)硬件部分，參考驗(yàn)證模型模擬器Transformer作為測(cè)試軟件部分，這兩部分具體體現(xiàn)軟硬件協(xié)同驗(yàn)證的策略；內(nèi)存空間Memory 由一段C 代碼負(fù)責(zé)維護(hù)和執(zhí)行相關(guān)操作，容量為4GB.輸入輸出接口模塊（IOI）負(fù)責(zé)進(jìn)行接口配置；兩個(gè)同構(gòu)的Memory Controller 模塊（MC）分置兩側(cè)，用來(lái)針對(duì)和控制訪存操作；一個(gè)存放著在驗(yàn)證過(guò)程中可能出現(xiàn)故障信息的數(shù)據(jù)庫(kù)Data_base 和若干具有分選功能的選擇器等共同組成驗(yàn)證環(huán)境中的附屬模塊。其結(jié)構(gòu)示意圖如圖2 所示。

　　在 Godson-T 被動(dòng)式驗(yàn)證的指導(dǎo)思想下，驗(yàn)證環(huán)境必須做到主動(dòng)去適應(yīng)和滿足測(cè)試小核的對(duì)每個(gè)測(cè)試程序的執(zhí)行操作和處理動(dòng)作，而讓待測(cè)小核能夠在不受平臺(tái)外部條件任何干擾和容錯(cuò)性相關(guān)的影響下自主完成自身設(shè)計(jì)功能體現(xiàn)。

　　驗(yàn)證環(huán)境中由C 代碼負(fù)責(zé)維護(hù)的內(nèi)存空間只識(shí)別可執(zhí)行文件，故在初始化時(shí)，程序列表中等待測(cè)試的程序需首先進(jìn)行編譯，再進(jìn)行加載。向內(nèi)存中加載可執(zhí)行文件是通過(guò)調(diào)用加載函數(shù)實(shí)現(xiàn)的，該加載函數(shù)的功能是從程序列表按照一定次序依次中讀取測(cè)試程序，直到所有測(cè)試程序都加載完畢。

　　編號(hào)為 core[0,0]作為測(cè)試程序的主核，既是需要測(cè)試的小核之一，也是測(cè)試環(huán)境中負(fù)責(zé)向其余小核客戶傳遞消息的起點(diǎn)。所有測(cè)試程序依次輪訓(xùn)每個(gè)小核首先需要將消息發(fā)送至core[0,0],待測(cè)目標(biāo)小核收到與之相匹配的調(diào)試編號(hào)開(kāi)始進(jìn)行取指。訪存等操作，這樣目標(biāo)小核在調(diào)試狀態(tài)下就進(jìn)入了運(yùn)行過(guò)程。如果是同時(shí)測(cè)試多個(gè)小核對(duì)與多線程程序運(yùn)行的情況，主核會(huì)根據(jù)需求創(chuàng)建出多個(gè)線程，并通過(guò)片上網(wǎng)絡(luò)進(jìn)行資源調(diào)用和分配，使各個(gè)小核相繼運(yùn)行自身的線程任務(wù)，這樣就實(shí)現(xiàn)了眾核處理器測(cè)試環(huán)境地初步搭建。

　　完成了驗(yàn)證環(huán)境搭建的首要工作。具體的驗(yàn)證策略細(xì)節(jié)會(huì)在下一章進(jìn)行詳細(xì)的介紹。