日前，德州儀器 （TI） 與可編程邏輯解決方案的供應(yīng)商賽靈思公司 （Xilinx） 聯(lián)合宣布推出基于 FPGA 的解串器參考設(shè)計(jì)，該設(shè)計(jì)由 TI 與 Xilinx 聯(lián)合開發(fā)而成。這款全新的參考設(shè)計(jì)能夠?qū)?TI ADS527x 模數(shù)轉(zhuǎn)換器 （ADC） 系列的碼流進(jìn)行解串，其附帶的應(yīng)用手冊可為設(shè)計(jì)人員介紹一種快速而簡便的解決方案。ADC，Analog-to-Digital Converter的縮寫，指模/數(shù)轉(zhuǎn)換器或者模擬/數(shù)字轉(zhuǎn)換器。真實(shí)世界的模擬信號，例如溫度、壓力、聲音或者圖像等，需要轉(zhuǎn)換成更容易儲存、處理和發(fā)射的數(shù)字形式。模/數(shù)轉(zhuǎn)換器可以實(shí)現(xiàn)這個(gè)功能，在各種不同的產(chǎn)品中都可以找到它的身影。

　　如今，系統(tǒng)設(shè)計(jì)人員能夠高效利用 FPGA 的串行/并行處理能力以及軟件可編程性，加速專用的高性能處理功能的操作進(jìn)程。目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。對于超聲波、儀表以及無線通信等多通道應(yīng)用而言，擁有更高總體系統(tǒng)性能的能力尤為重要。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。

　　高性能LVDS接口

　　LVDS技術(shù)擁有330mV的低壓差分信號（250mVMINand450mVMAX）和快速過渡時(shí)間。這可以讓產(chǎn)品達(dá)到自100Mbps至超過1Gbps的高數(shù)據(jù)速率。此外，這種低壓擺幅可以降低功耗消散，同時(shí)具備差分傳輸?shù)膬?yōu)點(diǎn)。 LVDS技術(shù)用于簡單的線路驅(qū)動(dòng)器和接收器物理層器件以及比較復(fù)雜的接口通信芯片組。通道鏈路芯片組多路復(fù)用和解多路復(fù)用慢速TTL信號線路以提供窄式高速低功耗LVDS接口。這些芯片組可以大幅節(jié)省系統(tǒng)的電纜和連接器成本，并且可以減少連接器所占面積所需的物理空間。LVDS解決方案為設(shè)計(jì)人員解決高速I/O接口問題提供了新選擇。LVDS為當(dāng)今和未來的高帶寬數(shù)據(jù)傳輸應(yīng)用提供毫瓦每千兆位的方案。

　　更先進(jìn)的總線LVDS（BLVDS）是在LVDS基礎(chǔ)上面發(fā)展起來的，總線LVDS（BLVDS）是基于LVDS技術(shù)的總線接口電路的一個(gè)新系列，專門用于實(shí)現(xiàn)多點(diǎn)電纜或背板應(yīng)用。它不同于標(biāo)準(zhǔn)的LVDS，提供增強(qiáng)的驅(qū)動(dòng)電流，以處理多點(diǎn)應(yīng)用中所需的雙重傳輸。BLVDS具備大約250mV的低壓差分信號以及快速的過渡時(shí)間。這可以讓產(chǎn)品達(dá)到自100Mbps至超過1Gbps的高數(shù)據(jù)傳輸速率。此外，低電壓擺幅可以降低功耗和噪聲至化。差分?jǐn)?shù)據(jù)傳輸配置提供有源總線的+/-1V共模范圍和熱插拔器件。

　　該解串器參考設(shè)計(jì)可同時(shí)接受多達(dá) 8 個(gè)通道，并且能提供自動(dòng)的通道校正與時(shí)鐘調(diào)整功能。每個(gè) ADC 輸出均可通過單獨(dú)的 LVDS 雙串行進(jìn)行串行化與傳輸。另外，該解串器參考設(shè)計(jì)還可提供獨(dú)立的幀時(shí)鐘與串行數(shù)據(jù)時(shí)鐘，進(jìn)行輕松解串。

　　串行LVDS接口格式為系統(tǒng)制造商提供了幾種顯而易見的優(yōu)勢。同時(shí)，ADC 與 FPGA 上較少的引腳數(shù)意味著所需的路由線路更少，電路板成本更低。LVDS 接口本身是一種差動(dòng)電流模式接口，不僅能夠提供抗外部噪聲能力，而且還能在印刷電路板中實(shí)現(xiàn)極低的串?dāng)_噪聲。

參考文獻(xiàn):

[1]. CPLD datasheet http://www.hbjingang.com/datasheet/CPLD_1136600.html.
[2]. LVDS datasheet http://www.hbjingang.com/datasheet/LVDS_457917.html.
[3]. TTL datasheet http://www.hbjingang.com/datasheet/TTL_1174409.html.