0 引言

　　隨著現(xiàn)代科技的發(fā)展，對雷達的作用距離、距離分辨力等性能提出了越來越高的要求。根據(jù)雷達理論，距離分辨力取決于信號的帶寬，探測距離取決于信號的時寬，所以理想的雷達信號應具有大時寬帶寬積。單載頻脈沖信號的時寬帶寬積近似為1 ,因此作用距離與距離分辨力存在矛盾。采用脈沖壓縮可以有效解決上述矛盾，這樣既提高了雷達的作用距離，又保證了較高的距離分辨力。用數(shù)字方式實現(xiàn)的脈沖壓縮具有可靠性高，靈活性好，可編程、便于應用。

　　1 脈沖壓縮原理及Matlab仿真

　　1.1 線性調頻信號脈沖壓縮原理

　　大時寬帶寬信號的實現(xiàn)是通過脈沖壓縮濾波器實現(xiàn)的。這時雷達發(fā)射信號是載頻按一定規(guī)律變化的寬脈沖，即具有非線性相位譜的寬脈沖。然而，脈沖壓縮濾波器具有與發(fā)射信號變化規(guī)律相反的延遲頻率特性，即脈沖壓縮器的相頻特性應該與發(fā)射信號實現(xiàn)相位共軛匹配。匹配濾波器的實現(xiàn)是通過對接收信號si（t）與匹配濾波響應h（t）求卷積得到的，即：

　　數(shù)字脈沖壓縮的實現(xiàn)方式有兩種。一是時域卷積法；二是頻域FFT法。時域處理方法比較直觀、簡單，運算量相對較少。另外，由于FPGA等器件的迅速發(fā)展，時域卷積法得到了更大程度的應用。頻域FFT法是先經(jīng)過FFT的運算，再進行IFFT運算，然后得到脈壓結果，其處理在本質上是與時域卷積法一樣的。通常脈沖壓縮用數(shù)字濾波器來實現(xiàn)，這時輸入信號si（t）需要通過A/D轉換器將其轉換為數(shù)字信號si（n）。此時，脈沖壓縮匹配濾波器的輸出為：

　　其實現(xiàn)框圖如圖1所示。本文的設計就是按圖1的原理而實現(xiàn)的。

　　1.2 線性調頻脈沖壓縮的Matlab仿真

　　線性調頻信號經(jīng)過匹配濾波器直接得到的脈沖壓縮輸出信號并不理想，主副瓣比只有13.2 dB,這在多數(shù)情況下是不能滿足要求的。因為大的副瓣會在主瓣周圍形成虛假目標，而且大目標的副瓣也會掩蓋其鄰近距離上的小目標，造成小目標丟失，所以必須降低輸出信號的副瓣。常用的方法就是加權方法。如何選擇加權函數(shù)，應根據(jù)應用場合的需要，依據(jù)準則在副瓣抑制、主瓣展寬、信噪比損失、副瓣衰減速度以及技術實現(xiàn)的難易等幾個方面考慮。

　　下面，給出仿真信號模型，并在Matlab下進行仿真，以分析加權前后的影響。仿真模型：脈沖寬度為150μs,調頻帶寬為2 MHz,采樣周期為0.1μs,加權方式為海明加權。圖2給出了采用加權函數(shù)前和采用海明加權函數(shù)后的脈沖壓縮波形圖。

　　通過海明加權，主副瓣比大大改善，即副瓣得到了顯著的抑制。雖然海明加權后帶來了一定的信噪比損失，但匹配濾波器的性能得到了大大的提高。

　　2 分布式算法原理及4階FIR濾波器的設計

　　2.1 分布式算法原理

　　分布式算法和集中式算法在設計的方法和技巧上，有著非常大的不同，原因在于分布式系統(tǒng)和集中式系統(tǒng)在系統(tǒng)模型和結構上有著本質的區(qū)別，集中式算法所具備的一些基本特征，在分布式算法中，已經(jīng)不復存在。分布性和并發(fā)性是分布式算法的兩個基本的特征。分布式系統(tǒng)的執(zhí)行存在著許多非穩(wěn)定性的因素。由于這些多方面的差異，導致分布式算法的設計和分析，較之集中式算法來講，要復雜得多，也困難得多串行分布式算法是逐位的執(zhí)行，每個時鐘周期只能執(zhí)行1位，速度比較慢；并行分布式算法是1個時鐘周期完成1個字的運算，速度比較快；串并結合的分布式算法

　　1次可以執(zhí)行多位，但是需要多個時鐘周期才能完成1個字的運算，控制起來比較復雜。

　　根據(jù)分布式算法的原理得出采用FPGA實現(xiàn)分布式算法的硬件結構，如圖3所示。

　　圖3中寄存器完成數(shù)據(jù)寄存，查找表完成數(shù)據(jù)查找運算，加權累加器完成查表之后的加法。為了保證信號的完整性，即減少輸出毛刺，在數(shù)據(jù)輸出前用寄存器寄存一個時鐘周期然后輸出。

　　2.2 4階FIR濾波器的設計

　　FIR（Finite Impulse Response）濾波器：有限長單位沖激響應濾波器，是數(shù)字信號處理系統(tǒng)中基本的元件，它可以在保證任意幅頻特性的同時具有嚴格的線性相頻特性，同時其單位抽樣響應是有限長的，因而濾波器是穩(wěn)定的系統(tǒng)。因此，F(xiàn)IR濾波器在通信、圖像處理、模式識別等領域都有著廣泛的應用。

　　本文的脈沖壓縮是通過并行分布式算法來實現(xiàn)的。從圖3可以得出，4階的FIR濾波器主要由移位寄存器、查找表和累加器組成。4為模塊的濾波器階數(shù)，那么查找表中應有24個存儲單元，如果濾波器階數(shù)過多，查找表規(guī)模隨階數(shù)的增加成指數(shù)遞增，因此階數(shù)較大時要分割查找表，分割查找表可以節(jié)省存儲資源，有利于成本和資源的節(jié)約。

　　要使4階FIR濾波器完成數(shù)據(jù)的輸入、串/并轉換、查表和加權累加，因為是有符號數(shù)的運算，所以要考慮累加位運算符號。FIR濾波器是線性濾波器，低階濾波器的輸出集合相加，形成一個高階FIR濾波器的輸出。為了保證信號的完整性，在程序設計時，對輸入/輸出數(shù)據(jù)進行了寄存處理。

　　下面給出一個4階的FIR濾波器設計實例。輸入數(shù)據(jù)為12位有符號數(shù)，匹配濾波系數(shù)為12位有符號數(shù)，4階FIR的仿真波形如圖4所示。仿真結果與Matlab仿真結果完全一致，說明設計是完全正確的。

　　3 64階匹配濾波器設計及仿真

　　由于匹配濾波器就是有限脈沖響應濾波器，具有線性特性，所以通過低階濾波器的直接級聯(lián)相加就可以實現(xiàn)高階濾波器，前一個濾波器的移位數(shù)據(jù)y_out作為下一個濾波器模塊信號的輸入，每個濾波器模塊都與4階FIR設計相同，只需根據(jù)不同系數(shù)更改查找表中的數(shù)據(jù)。

　　在64階匹配濾波器設計中，先用16個4階的FIR濾波器級聯(lián)成一個64階的FIR濾波器，然后再用4個64階的FIR濾波器組成一個64階的匹配濾波器，即64階的脈沖壓縮濾波器。64階脈沖壓縮濾波器的邏輯設計如圖5所示。

　　邏輯設計是以Altera公司的cycloneⅡ系列EP2C70為平臺，在QuartusⅡ軟件中利用VHDL語言和原理圖進行邏輯設計，頂層為原理圖，底層為VHDL文件。圖5中，fir64模塊為匹配濾波器實部對應的64階濾波器，脈沖壓縮加權不涉及硬件規(guī)模的增加，在實際的編程實現(xiàn)過程中與不加權的處理方法是完全一致的。

　　對該匹配濾波器進行波形仿真，輸入為12位的有符號數(shù)據(jù)，系數(shù)為12位有符號數(shù)據(jù)，輸出為16位有符號數(shù)據(jù)。由于匹配濾波器做的是64×64點的卷積，所以輸出數(shù)據(jù)為64+64-1=127個。由于仿真數(shù)據(jù)較多，只給出了部分仿真結果，如圖6所示。

　　4 結語

　　仿真分析表明，脈壓輸出的實際值與Matlab仿真值十分接近，其誤差是由量化所產生的，系統(tǒng)具有很高的。通過仿真分析整個設計，可得出利用基于分布式算法能夠大大減少數(shù)字脈沖壓縮的運算量，減少FPGA的資源消耗。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點這樣就會節(jié)省更多的邏輯單元，實現(xiàn)更多的功能。