基于提升格式的離散小波變換比傳統(tǒng)的基于卷積的運(yùn)算量少，易于VLSI實(shí)現(xiàn)。本文提出了一種基于提升格式，高效實(shí)時(shí)實(shí)現(xiàn)JPEG2000中9/7雙正交離散小波變換濾波器的VLSI結(jié)構(gòu)設(shè)計(jì)方法。該方法所設(shè)計(jì)的結(jié)構(gòu)，在保證同樣的下，減少了運(yùn)算量，整體運(yùn)算速度高，硬件花費(fèi)少，存儲(chǔ)需求低，硬件利用率達(dá)到100%。本文用Verilog HDL對(duì)系統(tǒng)進(jìn)行硬件描述，并選用Xilinx公司的XCV50e-cs144-8器件在ISE4.1環(huán)境下實(shí)現(xiàn)了綜合。

　　在數(shù)字信號(hào)處理領(lǐng)域，小波變換無論在理論研究還是工程應(yīng)用方面都具有廣泛的價(jià)值，因此高性能離散小波變換的FPGA實(shí)現(xiàn)架構(gòu)的研究就顯得尤為重要。本文針對(duì)db8 （Daubechies 8）小波設(shè)計(jì)了一個(gè)16階16位的正、反變換系統(tǒng)，用DE2開發(fā)板進(jìn)行了系統(tǒng)驗(yàn)證，在FPGA的邏輯單元資源消耗12%的情況下，正、反變換的時(shí)鐘頻率分別達(dá)到了217.72MHz、217.58MHz。對(duì)比同類文獻(xiàn)，本設(shè)計(jì)在處理速度方面具有明顯的優(yōu)勢(shì)。在此基礎(chǔ)上，考慮到通用性的要求，本文還設(shè)計(jì)了一種小波種類可選、小波階數(shù)可調(diào)的通用小波變換FPGA架構(gòu)，該通用小波正、反變換系統(tǒng)的時(shí)鐘頻率分別為114.10 MHz、152.09 MHz。此結(jié)構(gòu)具有通用性強(qiáng)的特點(diǎn)，可高性能實(shí)現(xiàn)多種小波變換。設(shè)計(jì)采用DA（Distributed Arithmetic）算法和LUT（Look-Up Table）技術(shù)來實(shí)現(xiàn)小波變換中的濾波器，并使用流水線結(jié)構(gòu)以及調(diào)用Altera 提供的IP核完成了設(shè)計(jì)的優(yōu)化，用MATLAB驗(yàn)證了設(shè)計(jì)的功能。

　　離散小波變換DWT由于具有良好的空間—頻率局部化特性和與人眼視覺特性相符的變換機(jī)制，支持漸進(jìn)傳輸和易于壓縮圖像等特性而得到廣泛的應(yīng)用。傳統(tǒng)的小波變換是采用卷積計(jì)算的，不僅計(jì)算量大而且需要大量的存儲(chǔ)空間，不利于VLSI實(shí)現(xiàn)。

基于FPGA的高性能離散小波變換設(shè)計(jì)-武漢大學(xué)-王亞娟.pdf