作者：李秋鳳，華清遠(yuǎn)見嵌入式學(xué)院講師。

　　邏輯鎖定方法學(xué)（LogicLock Methodology）內(nèi)容就是在設(shè)計(jì)時(shí)采用邏輯鎖定的基于模塊設(shè)計(jì)流程（LogicLock block-based design flow），來達(dá)到固定單模塊優(yōu)化的目的。這種設(shè)計(jì)方法學(xué)中次引入了高效團(tuán)隊(duì)合作方法：它可以讓每個(gè)單模塊設(shè)計(jì)者獨(dú)立優(yōu)化他的設(shè)計(jì)，并把所用資源鎖定。

　　這樣在合成頂層設(shè)計(jì)時(shí)就可以保持每個(gè)模塊的性能，而且它還讓邏輯模塊可重復(fù)使用，提高了資源利用率，縮短了設(shè)計(jì)周期。邏輯鎖定的基于模塊設(shè)計(jì)流程與傳統(tǒng)設(shè)計(jì)流程對(duì)比如圖所示。

　　邏輯鎖定優(yōu)勢(shì)

　　性能不變，而設(shè)計(jì)周期更短。使用LogicLock約束，邏輯模塊只需優(yōu)化。通過約束達(dá)到性能要求后，LogicLock區(qū)域的回傳機(jī)制將此性能指標(biāo)保持不變。例如，設(shè)計(jì)人員可以在設(shè)計(jì)中使用一個(gè)PCI宏函數(shù)，鎖定布局和性能指標(biāo)。在設(shè)計(jì)中，加入其他邏輯模塊或者在其他區(qū)域中改變邏輯都不會(huì)影響PCI核的性能。LogicLock流程減少了完成一個(gè)工程所需的設(shè)計(jì)周期數(shù)量。

　　更強(qiáng)的分層次設(shè)計(jì)流程。設(shè)計(jì)人員通過LogicLock流程，可以保持每個(gè)模塊的特性不變，通過分層次區(qū)域?qū)嵤┖芸斓剡_(dá)到性能指標(biāo)。采用LogicLock方法學(xué)，設(shè)計(jì)人員或者設(shè)計(jì)團(tuán)隊(duì)可以在設(shè)計(jì)中獨(dú)立工作，完成布局布線，優(yōu)化和對(duì)每個(gè)設(shè)計(jì)模塊的驗(yàn)證。在集成階段，只需對(duì)整個(gè)系統(tǒng)進(jìn)行驗(yàn)證。布局和每個(gè)模塊的性能保持不變。

　　優(yōu)化的設(shè)計(jì)重復(fù)使用流程。LogicLock約束可以由外部輸入。由于LogicLock方法允許將單個(gè)約束過的設(shè)計(jì)模塊輸入到多個(gè)設(shè)計(jì)中去，因此設(shè)計(jì)可以方便地重復(fù)使用。

　　邏輯鎖定流程

　　首先，分析整體資源利用率，如果采用的FPGA芯片容量足夠，理論上只要保證重點(diǎn)模塊的資源利用率，就能保證整體設(shè)計(jì)的性能；然后采用邏輯鎖定的基于模塊設(shè)計(jì)流程（LogicLock block-based design flow）進(jìn)行設(shè)計(jì)，步驟如下。

　?。?）在Quartus?中綜合單個(gè)底層模塊。

　?。?）優(yōu)化重點(diǎn)模塊，進(jìn)行邏輯鎖定。

　?。?）反標(biāo)（back-annotaing）。

　?。?）導(dǎo)出模塊邏輯鎖定約束信息，包括原級(jí)網(wǎng)表（atom netlist）文件（.vqm）、布局信息（placement information）文件（qsf）和布線信息（routing information）文件（.rcf）。

　?。?）將這些約束文件導(dǎo)入頂層（top-level）工程中。

　　（6）編譯和驗(yàn)證整個(gè)頂層設(shè)計(jì)。

　　（7）編譯完成后，查看時(shí)序分析界面是否達(dá)到要求。

　　通過應(yīng)用一種新的設(shè)計(jì)方法學(xué)——邏輯鎖定方法學(xué)（LogicLock Methodology），采用了模塊化、團(tuán)隊(duì)化的設(shè)計(jì)流程，對(duì)重點(diǎn)模塊進(jìn)行優(yōu)化，解決了傳統(tǒng)設(shè)計(jì)流程無法解決的問題，同時(shí)對(duì)其他FPGA設(shè)計(jì)工程中類似的問題提供了可借鑒的思路。

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