摘 要：應(yīng)用EPP模式的并口通訊實現(xiàn)了一種可同時輸出數(shù)字和模擬信號的雙路可編程信號源；使用一片CPLD實現(xiàn)了所有的接口邏輯和控制邏輯，并給出了相應(yīng)的ＰＣB布線技巧。可廣泛應(yīng)用于各種DSP系統(tǒng)的調(diào)試。
關(guān)鍵詞：EPP 數(shù)字信號處理(DSP) 信號源 可編程 虛擬儀器

1.3 內(nèi)部時鐘控制
對內(nèi)部時鐘的控制決定了終輸出數(shù)據(jù)的速率。其基本時鐘由一個有源晶振產(chǎn)生，可以通過更換晶振來取得特定的輸出時鐘速率。同時提供對該時鐘的分頻選擇。該分頻器實際上是一個7位同步2進制計數(shù)器，輸出晶振時鐘的2/4/8．．．128分頻量，由此提供一種有限但卻簡單的時鐘選擇。對時鐘的選擇可以用簡單的AHDL語言來完成設(shè)計。假設(shè)分頻器的輸出為Q6~Q0，時鐘為JTCLK，分頻選擇控制位為F2~F0，輸出時鐘為OUTCLK，相應(yīng)AHDL語言的Equations段如下：
Q6．．Q0＝Q6．．Q0+1 ″設(shè)計7位的二進制計數(shù)器
Q6．．Q0．clk＝JTCLK ″計數(shù)器時鐘為晶振輸出
WHENF2．．F0＝＾b000　 THEN OUTCLK=JTCLK ″不分頻
WHENF2．．F0＝＾b001　 THEN OUTCLK＝Q0″1/2分頻
WHENF2．．F0＝＾b010　 THEN OUTCLK＝Q1″1/4分頻
WHENF2．．F0＝＾b011　 THEN OUTCLK＝Q2″1/8分頻
WHENF2．．F0＝＾b100　 THEN OUTCLK＝Q3″1/16分頻
WHENF2．．F0＝＾b101　 THEN OUTCLK＝Q4″1/32分頻
WHENF2．．F0＝＾b110　 THEN OUTCLK＝Q5″1/64分頻
WHENF2．．F0＝＾b111　 THEN OUTCLK＝Q6″1/128分頻
輸出時鐘OUTCLK分別用于地址計數(shù)器的計數(shù)時鐘驅(qū)動、DAC的轉(zhuǎn)換時鐘驅(qū)動以及產(chǎn)生輸出數(shù)據(jù)的同步時鐘(包括正、反兩種相位)。

模擬電路的5V電源應(yīng)當和數(shù)字電路的5V電源分開走線，中間用磁珠加以隔離，以消除數(shù)字電路引起的電源波動對模擬電路的影響。DAC電路的運放要同時進行高頻和低頻濾波，即在各運放的正負電源端同時采用數(shù)微法的鉭電解和0.1μF的獨石電容進行旁路。如果使用開關(guān)電源，則運放的正負12V電源都要用磁珠串聯(lián)以減輕開關(guān)噪聲對輸出信號的影響。
相對于電源濾波，接地問題尤為重要。接地問題的關(guān)鍵是采用單點共地技術(shù)，即數(shù)字電路和模擬電路兩部分的地線在PCB板上嚴格分開，只在一點進行共地連接，該點稱為星點(STAR POINT)。該技術(shù)能抑制大部分模數(shù)混合電路中特有的數(shù)字噪聲對模擬電路的影響。而且根據(jù)理論和實際經(jīng)驗，模擬部分應(yīng)當置于靠近電源入口的一端。

3 軟件設(shè)計
軟件采用專為虛擬儀器設(shè)計的LabWindows/CVI來完成程序的主體及界面設(shè)計，使得該信號源的軟件界面具有真實儀器的面板風格。由于計算機并口只使用I/O空間，并且大多數(shù)操作系統(tǒng)(如WINDOWS9X)都沒有對I/O端口進行屏蔽，軟件的控制和數(shù)據(jù)傳輸部分就非常簡單，直接使用I/O函數(shù)即可(LabWindows/CVI提供相應(yīng)函數(shù)支持)。軟件的主要工作是產(chǎn)生所需特定信號的數(shù)據(jù)。根據(jù)需要，可以產(chǎn)生兩路8位或單路16位的信號數(shù)據(jù)，其中16位的數(shù)據(jù)信號要分為高低8位兩部分數(shù)據(jù)分別傳送。需要注意的是，如果信號數(shù)據(jù)是16位，則DAC電路輸出的兩路模擬信號與輸出數(shù)據(jù)是不一致的，只有其中一路可以粗略地觀察到該信號波形(數(shù)據(jù)高8位的波形)。為了使用多種工具(如Matlab等)產(chǎn)生的信號數(shù)據(jù)，軟件在產(chǎn)生常用信號的基礎(chǔ)上，可選擇讀取數(shù)據(jù)文件的方式，從而可以更快更靈活地得到各種特定信號的輸出。