摘 要:為適應(yīng)我國(guó)高速列車(chē)自動(dòng)控制系統(tǒng)發(fā)展的需要，提出采用雙CPU加FPGA的系統(tǒng)設(shè)計(jì)方案，實(shí)現(xiàn)移頻信號(hào)發(fā)送。在保證移頻信號(hào)高相位的前提下，實(shí)現(xiàn)系統(tǒng)的自動(dòng)多載頻信號(hào)切換和實(shí)時(shí)故障檢測(cè)。
關(guān)鍵詞:CPU FPGA 移頻 故障檢測(cè)

移頻信號(hào)全稱(chēng)為移頻鍵控信號(hào)(Frequency-Shift Keying)，利用高頻信號(hào)承載低頻信息，具有抗干擾能力強(qiáng)、傳輸距離遠(yuǎn)等優(yōu)點(diǎn)，是現(xiàn)代鐵路機(jī)車(chē)行駛中的速度控制信號(hào)。它可以準(zhǔn)確確定列車(chē)的位置，與鐵路機(jī)車(chē)安全運(yùn)行有密切的關(guān)系。為確保信號(hào)接收系統(tǒng)接收到準(zhǔn)確、實(shí)時(shí)有效的信號(hào)，要求移頻信號(hào)發(fā)送系統(tǒng)在發(fā)送高移頻信號(hào)的同時(shí)，能夠保證自身系統(tǒng)的故障檢測(cè)。
現(xiàn)有的移頻信號(hào)發(fā)送系統(tǒng)，使用特定頻率晶振和CMOS器件，頻率相位低、通用性差，無(wú)法實(shí)現(xiàn)多載頻信號(hào)之間的自動(dòng)切換，而且自檢能力不高，不能達(dá)到實(shí)時(shí)故障檢測(cè)，無(wú)法適應(yīng)我國(guó)高速列車(chē)發(fā)展的需要1。因此，設(shè)計(jì)一種新型的移頻信號(hào)發(fā)送系統(tǒng)就成為一個(gè)迫在眉睫的問(wèn)題。本文提出采用雙CPU保護(hù)下的FPGA系統(tǒng)實(shí)現(xiàn)移頻信號(hào)發(fā)送的設(shè)計(jì)方案，以FPGA為系統(tǒng)，采用固定16MHz頻率晶振，完成CPU時(shí)序控制下FPGA的邏輯功能。在保證移頻信號(hào)高相位的前提下，實(shí)現(xiàn)了系統(tǒng)的自動(dòng)多載頻信號(hào)切換和實(shí)時(shí)故障檢測(cè)。

1 FPGA芯片
本文選用的FPGA芯片是Xilinx公司推出的XC4005E-4IPQ100，該類(lèi)型芯片具有5000邏輯門(mén)(Max Logic Gate)，其中可配置邏輯模塊(CLB)196個(gè)，以14×14矩陣結(jié)構(gòu)排列；輸入輸出模塊(IOB)112個(gè)。可實(shí)現(xiàn)616級(jí)觸發(fā)器(Flip-Flops)，具有并行模式配置能力，存儲(chǔ)器容量為95008 bits。使用亞微米多層金屬材料加工方法，使系統(tǒng)時(shí)鐘速率高達(dá)80MHz，而內(nèi)部執(zhí)行速度可以達(dá)到150MHz3。
該類(lèi)型芯片在原有XC3000系列芯片的基礎(chǔ)上，增加了內(nèi)部軟啟動(dòng)結(jié)構(gòu)和時(shí)鐘驅(qū)動(dòng)輸入輸出模塊的數(shù)目，并且提供了可選擇雙向RAM存儲(chǔ)器。

FPGA內(nèi)部邏輯被設(shè)計(jì)為分頻器、計(jì)數(shù)器、編碼器、存儲(chǔ)器、觸發(fā)器和電子開(kāi)關(guān)等部分。經(jīng)過(guò)邏輯組合，實(shí)現(xiàn)低載頻信息編碼、相位連續(xù)移頻信號(hào)調(diào)制和移頻信號(hào)檢測(cè)計(jì)數(shù)等三個(gè)主要功能，并接收CPU的控制信號(hào)，完成與CPU間的數(shù)據(jù)傳輸。
圖１中雙CPU使用W78E58型單片機(jī)。主、副CPU各自獨(dú)立工作，分別向FPGA發(fā)送控制信號(hào)，讀取低載頻信息編碼和移頻檢測(cè)計(jì)數(shù)結(jié)果，并以此為判據(jù)進(jìn)行移頻信號(hào)發(fā)送檢測(cè)。發(fā)現(xiàn)誤碼情況，即時(shí)關(guān)閉安全與門(mén)，切斷移頻信號(hào)發(fā)送通道，保證故障安全。主、副CPU之間，每個(gè)程序循環(huán)周期通信，以確認(rèn)對(duì)方處于正常工作狀態(tài)。

E＝(3)
式中，fc、fl分別為頻率的測(cè)量值和理論值。
結(jié)合公式(1)和公式(2)，可以得到系統(tǒng)移頻自檢值的相對(duì)誤差計(jì)算方法：
Ez＝＝(4)
Ed＝＝(5)
式中，Ez、Ed分別為載頻自檢相對(duì)誤差和低頻自檢相對(duì)誤差，fc為對(duì)應(yīng)的低頻或上下邊頻測(cè)量值。

由公式(3)、(4)、(5)得到系統(tǒng)頻率測(cè)量值和自檢值相對(duì)誤差如表2所示。

從表2可以看出，實(shí)際移頻信號(hào)的發(fā)送相對(duì)誤差不大于1%，完全滿(mǎn)足鐵道通信信號(hào)的要求；自檢系統(tǒng)更可以保證實(shí)時(shí)檢驗(yàn)發(fā)送信號(hào)，實(shí)現(xiàn)故障安全。
綜上所述，新型移頻信號(hào)發(fā)送系統(tǒng)應(yīng)用先進(jìn)的可編程邏輯芯片(FPGA)和高性能CPU，通過(guò)巧妙的邏輯結(jié)構(gòu)設(shè)計(jì)和時(shí)序控制，實(shí)現(xiàn)了系統(tǒng)的集成化、通用化，大幅度提高了系統(tǒng)運(yùn)行速度和可靠性。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)完夠滿(mǎn)足高速、高、故障安全的鐵道通信信號(hào)技術(shù)要求，具有很高的應(yīng)用價(jià)值。