摘 要： 通過對比多種FPGA數(shù)據(jù)加載方式，從可靠性、經(jīng)濟(jì)性及PCB設(shè)計(jì)等幾個(gè)方面說明了串行加載的優(yōu)越性，分析了目前串行加載所面臨的問題。為解決串行加載新面臨的問題，提出了采用EEPROM與9500系列CPLD相結(jié)合實(shí)現(xiàn)串行加載的構(gòu)想，并通過實(shí)際設(shè)計(jì)，成功地實(shí)現(xiàn)了該構(gòu)想。
關(guān)鍵詞： FPGA CPLD EEPROM 并－串轉(zhuǎn)換

自大規(guī)模現(xiàn)場可編程邏輯器件問世以來，先后出現(xiàn)了兩類器件，一類是基于SRAM體系結(jié)構(gòu)的FPGA系列，如XILINX公司的4000系列和的Virtex系列；另一類是基于faxtFLASH技術(shù)的CPLD器件，如XILINX公司的9500系列和Lattice公司的ispLSxx系列芯片。FPGA具有容量大、設(shè)計(jì)資源豐富、片內(nèi)ROM及RAM設(shè)計(jì)靈活等特點(diǎn)1，但是它們需要在每次上電時(shí)進(jìn)行數(shù)據(jù)加載。目前實(shí)現(xiàn)加載的方法有以下三種：①采用PROM并行加載；②采用專用SROM串行加載；③采用單片機(jī)控制實(shí)現(xiàn)加載。種方式需要占用較多的FPGA管腳資源，雖然這些管腳在加載完成后可用作一般I/O口，但在加載時(shí)不允許這些管腳有其他任何外來信號源；另外數(shù)據(jù)存儲器PROM與FPGA之間的大量固定連線如8位數(shù)據(jù)線以及大量訪問PROM的地址線等，使得PCB設(shè)計(jì)不便。但是種方式有一個(gè)有利的方面，即PROM的容量較大、容易購置、價(jià)格低、技術(shù)支持(編程器)較好。第二種方式情況剛好與種方式相反，即占用資源少、PCB布板方便，但是容量小、價(jià)格較高、兼容性差。第三種方式采用單片機(jī)控制，由PROM中讀取并行數(shù)據(jù)，然后再串行送出。由于涉及到單片機(jī)編程，對于開發(fā)者來說較為不便；另外，如果單片機(jī)僅用來實(shí)現(xiàn)該任務(wù)，較為浪費(fèi)硬件資源。CPLD的一個(gè)優(yōu)點(diǎn)是采用計(jì)算機(jī)專用開發(fā)工具，通過JTAG口直接性實(shí)現(xiàn)編程數(shù)據(jù)加載，并保留，除非進(jìn)行再次編程(與GAL器件相似)。該類器件比較適合在實(shí)驗(yàn)室內(nèi)進(jìn)行現(xiàn)場調(diào)試，但是由于其數(shù)據(jù)的加載必須通過計(jì)算機(jī)，因此對于從事野外作業(yè)者來說會產(chǎn)生不便。
通過上述比較，并結(jié)合實(shí)際工作情況，我們認(rèn)為采用串行數(shù)據(jù)加載比較方便、可靠(這種可靠性得益于FPGA與SROM之間較少的接口線)。但隨著FPGA規(guī)模的不斷升級，其CONFIG數(shù)據(jù)量越來越大，截止到本文寫作時(shí)，CONFIG數(shù)據(jù)量已到6MBIT，雖然XILINX公司有相關(guān)的XC17X系列SROM提供使用，但皆為性芯片2、開發(fā)成本較高、代理商供貨周期長、價(jià)格較高，這給FPGA的應(yīng)用及普及帶來很大的障礙。我們曾使用過AT＆T公司的ATT17系列電可擦除SROM，但是該類SROM芯片能與XILINX系列FPGA芯片實(shí)現(xiàn)接口的種類不多，且容量小。由于種種原因，其價(jià)格往往是同樣存儲容量的EEPROM的五、六倍，甚至更高，并且來源困難。那么能不能結(jié)合并行加載與串行加載的優(yōu)點(diǎn)，從而解決大容量FPGA數(shù)據(jù)加載的問題呢？我們在仔細(xì)分析了串行加載機(jī)制后，認(rèn)為采用EEPROM作為數(shù)據(jù)存儲器，經(jīng)過可控的并－串轉(zhuǎn)換，應(yīng)該可以實(shí)現(xiàn)數(shù)據(jù)加載。下面以XILINX公司Virtex系列XCV100芯片為例，采用ATMEL公司1兆位的AT29C010A進(jìn)行數(shù)據(jù)存儲，采用XILINX公司9500系列XC95108芯片作為加載控制器件進(jìn)行設(shè)計(jì)。

Entity v10sload is
port 
pDATA in STD_LOGIC_VECTOR 7 downto 0　
Paddress inout STD_LOGIC_VECTOR 16
Downto 0　
CCLKIN in STD_LOGIC
RESET in STD_LOGIC
DATAINout STD_LOGIC
　
end v10sload

architecture v10sload_arch of v10sload is
signal loadin CE Nce CCLK8 Nreset nCCLK aDATAIN
bDATAIN std_logic
signal clkenable CCLK std_logic
signal ppDATA std_logic_vector 7 downto 0　
component clk_p8
PORT
CLOCKASYNC_CTRL IN std_logic
CLK_OUT OUT std_logic　
end component
component R_shift8
PORT
D_IN IN std_logic_vector 7 DOWNTO 0　
LOAD IN std_logic
CLK_EN IN std_logic
CLOCK IN std_logic
LS_OUT OUT std_logic　
end component
component BUFG
port I in std_logic O out std_logic　
end component
begin
－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－
－－data－loading function statements here
nRESET＜＝not RESET
init_dataprocessRESET　
begin
if RESET＝＇0＇　 then
ppDATA＜＝″00000000″
else ppDATA＜＝pDATA
end if
end process init_data
L0 BUFG port mapI＝＞CCLKIN O＝＞CCLK　
nCCLK＜＝not CCLK
L1counter17 portmap
CLOCK＝＞CCLK8ASYNC_CTRL＝＞nRESET
Q_OUT＝＞pADDRESS　
L2 clk_p8 portmap
CLOCK＝＞nCCLKASYNC_CTRL＝＞nRESET
CLK_OUT＝＞CCLK8　
nCE＜＝not pADDRESS0　
CE＜＝pADDRESS0　
clkenable＜＝＇1＇
L3R_shift8 portmap
D_IN＝＞ppDATALOAD＝＞nCECLK_EN＝＞
clkenableCLOCK＝＞nCCLK
LS_OUT＝＞aDATAIN　
L4R_shift8 portmap
D_IN＝＞ppDATALOAD＝＞CECLK_EN＝＞
clkenableCLOCK＝＞nCCLK
LS_OUT＝＞bDATAIN　
Process Adatain bDATAIN CE　
begin
if CE＝＇1＇　 then DATAIN＜＝dDATAIN
else DATAIN＜＝bDATAIN
end if
end process
end v10sload_arch