在實(shí)際應(yīng)用時(shí)Verilog在許多方面強(qiáng)于VHDL：
Verilog代碼短于VHDL，綜合結(jié)果 規(guī)模小于VHDL。
Verilog易學(xué)、易用，學(xué)習(xí)周期短
Verilog貼近硬件，尤其在ASIC設(shè)計(jì)方面Verilog能描述層的結(jié)構(gòu)，VHDL則不能。
VHDL更依賴于綜合器的綜合能力，而現(xiàn)階段的綜合器還沒到達(dá)某個(gè)層次。
Verilog的庫支持更好，它本身來至企業(yè)標(biāo)準(zhǔn)；VHDL的綜合與仿真庫往往需要其他語言基礎(chǔ)之上。
Verilog的仿真在大多數(shù)層次（不包括SySTem Level）強(qiáng)于VHDL，Verilog初是為數(shù)字電路仿真設(shè)計(jì)的。
在企業(yè)界，尤其在IC Design領(lǐng)域，Verilog使用多于VHDL（如在美國西部）

在主觀上，作為一個(gè)設(shè)計(jì)人員，你樂意為聲明一個(gè)signal寫長長的一串"STD_LOGIC_VECTOR(7 DOWNTO 0)"嗎？（當(dāng)然你的經(jīng)理樂意你這么寫，反正在一個(gè)項(xiàng)目中不是他為你寫上上百、上千甚至上萬的各式聲明）

結(jié)論：
教學(xué)VHDL可以
設(shè)計(jì)Verilog較好