VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的語(yǔ)言。它在80年代的后期出現(xiàn)。初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為ANSI/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為ANSI/IEEE的ANSI/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。

VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。

關(guān)于用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計(jì)的粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么，你就直接從庫(kù)中調(diào)出來(lái)用就行了。這樣比較符合人們的習(xí)慣。但是這樣做需要設(shè)計(jì)人員要在兩方面有較高的素質(zhì)：

對(duì)電路的知識(shí)要比較豐富。
對(duì)CPLD/FPGA的結(jié)構(gòu)比較熟悉。
有了這兩個(gè)條件才能在設(shè)計(jì)的過(guò)程中選用適當(dāng)?shù)钠骷亩岣咴O(shè)計(jì)的可靠性、提高器件的利用率及縮短設(shè)計(jì)的周期。但是有一個(gè)重大的問(wèn)題是在于，如果你的產(chǎn)品有所改動(dòng)，需要采用另外的CPLD/FPGA時(shí)，你將需要重新輸入原理圖。（改用不同的器件在今天這種競(jìng)爭(zhēng)環(huán)境下是會(huì)經(jīng)常發(fā)生的。頭兒們?yōu)榱颂岣弋a(chǎn)品的性能或者是降低產(chǎn)品的造價(jià)，提高保密性等等，都會(huì)考慮選用不同的器件。對(duì)他們而言只是做出一個(gè)決定，對(duì)我們而言卻是要我們付出更多的心血）。

但是當(dāng)你采用VHDL等語(yǔ)言來(lái)設(shè)計(jì)時(shí)這些問(wèn)題都會(huì)得到較好的解決。由于在使用VHDL等語(yǔ)言時(shí)，有專用的工具來(lái)實(shí)現(xiàn)將語(yǔ)言描述的電路功能轉(zhuǎn)換為實(shí)際的電路所以你就用不著對(duì)底層的電路很熟悉，也用不著對(duì)CPLD/FPGA的結(jié)構(gòu)很熟悉（因?yàn)橛袑Ｓ玫墓ぞ哚槍?duì)你的描述采用相應(yīng)的器件哦）。當(dāng)你要換器件時(shí)，你只需要將原來(lái)設(shè)計(jì)好的VDHL文件在新器件的設(shè)計(jì)工具中再次實(shí)現(xiàn)就行了（就是這么簡(jiǎn)單喔）！

用語(yǔ)言設(shè)計(jì)電路的流程:

在用語(yǔ)言來(lái)設(shè)計(jì)電路時(shí),主要的過(guò)程是這樣的:

使用文本編輯器輸入設(shè)計(jì)源文件(你可以使用任何一種文本編輯器。但是，為了提高輸入的效率，你可以用某些專用的編輯器，如：Hdl Editor，Tubor Writer或者一些EDA工具軟件集成的HDL編輯器)。
使用編譯工具編譯源文件。HDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的編譯器。

（可選步驟）功能仿真。對(duì)于某些人而言，仿真這一步似乎是可有可無(wú)的。但是對(duì)于一個(gè)可靠的設(shè)計(jì)而言，任何設(shè)計(jì)都進(jìn)行仿真，以保證設(shè)計(jì)的可靠性。另外，對(duì)于作為一個(gè)獨(dú)立的設(shè)計(jì)項(xiàng)目而言，仿真文件的提供足可以證明你設(shè)計(jì)的完整性。

綜合。綜合的目的是在于將設(shè)計(jì)的源文件由語(yǔ)言轉(zhuǎn)換為實(shí)際的電路。
（但是此時(shí)還沒(méi)有在芯片中形成真正的電路。這一步就好像是把人的腦海中的電路畫成原理圖。--這是我的個(gè)人觀點(diǎn)，似乎在好多文獻(xiàn)中都沒(méi)有提到“綜合”的準(zhǔn)確定義。至少，我讀過(guò)的幾本書中就沒(méi)有。）這一部的終目的是生成門電路級(jí)的網(wǎng)表（Netlist）。
布局、布線。這一步的目的是生成用于燒寫（編程Programming）的編程文件。在這一步，將用到第4步生成的網(wǎng)表并根據(jù)CPLD/FPG廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線。這就好像在設(shè)計(jì)PCB時(shí)的布局布線一樣。先將各個(gè)設(shè)計(jì)中的門根據(jù)網(wǎng)表的內(nèi)容和器件的結(jié)構(gòu)放在器件的特定部位。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個(gè)門的輸入輸出連接起來(lái)。，生成一個(gè)供編程的文件。這一步同時(shí)還會(huì)加一些時(shí)序信息（Timing）（？）到你的設(shè)計(jì)項(xiàng)目中去，以便與你做后仿真。

后仿真。這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過(guò)布局布線之后，是不是還滿足你的設(shè)計(jì)要求。如果設(shè)計(jì)的電路的時(shí)延滿足要求的話，則就可以燒寫器件（編程）啦！