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一種基于移位寄存器的CAM的Verilog HDL實(shí)現(xiàn)
完整的cam結(jié)構(gòu)框圖見(jiàn)圖3。 3 基于移位寄存器的cam的verilog hdl實(shí)現(xiàn) 硬件描述語(yǔ)言veriloghdl是一種應(yīng)用于電路設(shè)計(jì)的描述語(yǔ)言，具有行為級(jí)、寄存器傳輸級(jí)、邏輯門級(jí)和開(kāi)關(guān)級(jí)等多層次描述。它簡(jiǎn)單易讀，描述與工藝無(wú)關(guān)，并且得到許多eda工具的支持。利用verilog hdl語(yǔ)言進(jìn)行電路設(shè)計(jì)可以大大節(jié)省設(shè)計(jì)時(shí)間和成本。本設(shè)計(jì)以一個(gè)數(shù)據(jù)項(xiàng)字寬為16位、深度為8的cam為例，進(jìn)行verilog hdl設(shè)計(jì)，并利用xilinx virtex系列中xcv1000器件進(jìn)行綜合。綜合后的仿真分析表明，該方案是合理可行的。圖4為匹配查找的時(shí)序仿真結(jié)果，cam中預(yù)先放入了0019h，001ah，…，001dh五個(gè)數(shù)據(jù)。clk為系統(tǒng)時(shí)鐘，data_in為數(shù)據(jù)輸入，match_enable為讀cam（查找）允許信號(hào)，global_rst為全局清零信號(hào)，r_match_addr為匹配地址輸出信號(hào)，r_match_ok為是否發(fā)生匹配信號(hào)。從仿真波形可以看出，輸入數(shù)據(jù)經(jīng)過(guò)兩個(gè)時(shí)鐘周期，輸出匹配信息，包括是否匹配和相匹配的存儲(chǔ)數(shù)據(jù)項(xiàng)的地址。如果不匹
基于FPGA的規(guī)則(3，6)LDPC碼譯碼器
摘要：基于軟判決譯碼規(guī)則，采用完全并行的解碼結(jié)構(gòu)，使用verilog硬件描述語(yǔ)言，在xilinx公司的fpga（virtex-2 xcv1000）上實(shí)現(xiàn)了碼率為1/2、幀長(zhǎng)為20bit的規(guī)則（3，6）ldpc碼的譯碼器，最大傳輸速率可達(dá)20mbps。對(duì)ldpc碼的實(shí)際應(yīng)用具有重要的推動(dòng)作用。關(guān)鍵詞：ldpc碼變量節(jié)點(diǎn) 校驗(yàn)檢點(diǎn) 因子圖譯碼在通信系統(tǒng)中糾錯(cuò)碼被用來(lái)提高信道傳輸?shù)目煽啃院凸β世寐?，低密度奇偶校?yàn)碼（ldpc碼）是目前最逼近香農(nóng)限的一類糾錯(cuò)碼。1962年，gallager首次提出了ldpc碼的古典模型，即規(guī)則（regular）的ldpc碼：（n,j,k），校驗(yàn)矩陣h具有恒定的列重量和行重量。ldpc碼由于比turbo碼列接近香農(nóng)限的誤碼率性能和完全并行的迭代譯碼算法使其比turbo碼在部分場(chǎng)合具有更廣泛的應(yīng)用前景，從而使ldpc碼成為當(dāng)前糾錯(cuò)編碼的一個(gè)研究熱點(diǎn)?；诹己玫淖g碼性能，ldpc碼被認(rèn)為是通信系統(tǒng)的下一代糾錯(cuò)碼。1 規(guī)則ldpc碼1．1 因子圖描述因子圖有兩類頂點(diǎn)，分別為變量節(jié)點(diǎn)（variable nodes,用空的圓點(diǎn)表示）和校驗(yàn)節(jié)點(diǎn)（c
可重構(gòu)系統(tǒng)功耗相關(guān)的硬件任務(wù)調(diào)度算法
耗最低。 3 模擬實(shí)驗(yàn)及分析由于當(dāng)前并沒(méi)有一個(gè)統(tǒng)一的基準(zhǔn)用于*價(jià)可重構(gòu)系統(tǒng)功耗相關(guān)的調(diào)度算法，因此采取了類似參考文獻(xiàn)[2]中的模擬實(shí)驗(yàn)?zāi)Ｐ驮O(shè)計(jì)了離散時(shí)鐘的模擬器，模仿實(shí)時(shí)系統(tǒng)中的時(shí)鐘滴答以進(jìn)行任務(wù)截止期的檢查。然后設(shè)計(jì)隨機(jī)任務(wù)生成器，生成分別含有1 000、2 000、3 009、4 000、5 000、6 000個(gè)ti(fi,max,ωi,ai,ci,ti,ei,fworking)的任務(wù)集，硬件任務(wù)的寬度和執(zhí)行時(shí)間也是隨機(jī)生成的。假定目標(biāo)器件為xilinx virtex xcv1000，共96列×64行，其中可用于配置硬件任務(wù)的動(dòng)態(tài)部分是80列，其他用于操作系統(tǒng)進(jìn)行通信和i／o。模擬實(shí)驗(yàn)中采用的參數(shù)如下：任務(wù)的最小寬度ωmin=1，nmax=80，任務(wù)的寬度范圍ωi為1～80；fmin=20 mhz，fmax=100mhz，所以各個(gè)任務(wù)的可運(yùn)行的最大頻率fi,max∈[20，25，…，1 000]；任務(wù)在fi,max頻率時(shí)的運(yùn)行時(shí)間ti范圍為100～1 000 ms。ei范圍為20～200 mj，ei的大小和任務(wù)寬度相關(guān)。到達(dá)時(shí)間范圍01．5～500 ms，模擬器的時(shí)鐘滴答設(shè)

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