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的需求。圖3 mips通過內部的flashc和sdramc實現(xiàn)對外圍flash和sdram的控制，其中sdram的數(shù)據(jù)地址線要與外部總線控制接口(ebusi)連接，flash的數(shù)據(jù)地址線連接到對應的flashc的數(shù)據(jù)地址端口。mips通過pci總線控制器(pcic)控制其他pci接口設備，其控制原理圖如圖2所示。2．2 mpeg-4解碼系統(tǒng)設計解碼系統(tǒng)實現(xiàn)mpeg-4硬解碼，將pci總線傳來的視頻碼流轉換成電視信號輸出。此部分關鍵是解碼芯片選擇及相關電路的設計。解碼芯片采用vweb公司的vw2010 a／v／s編解碼芯片，它可以實現(xiàn)mpeg—1、mpeg-2、mpeg-4和h．263的視頻編解碼，可以編恒速碼流或變速碼流，碼流速率為22．5kbps～15mbps，編解碼能同時進行，可實現(xiàn)codec、轉碼功能，還可以進行mp3、aac、ac-3和g7xx等多種格式的音頻編解碼。vw2010有pci、gpio、i2s和cdi等多種數(shù)據(jù)接口，解碼輸入端口有兩個：host／pci port和cdi(compressdata input)port cdi port還分串行和八位并行兩種輸入方式。解碼
ps通過內部的flashc和sdramc實現(xiàn)對外圍flash和sdram的控制，其中sdram的數(shù)據(jù)地址線要與外部總線控制接口(ebusi)連接，flash的數(shù)據(jù)地址線連接到對應的flashc的數(shù)據(jù)地址端口。mips通過pci總線控制器(pcic)控制其他pci接口設備，其控制原理圖如圖2所示。 2．2 mpeg-4解碼系統(tǒng)設計 解碼系統(tǒng)實現(xiàn)mpeg-4硬解碼，將pci總線傳來的視頻碼流轉換成電視信號輸出。此部分關鍵是解碼芯片選擇及相關電路的設計。解碼芯片采用vweb公司的vw2010 a／v／s編解碼芯片，它可以實現(xiàn)mpeg-1、mpeg-2、mpeg-4和h．263的視頻編解碼，可以編恒速碼流或變速碼流，碼流速率為22．5kbps～15mbps，編解碼能同時進行，可實現(xiàn)codec、轉碼功能，還可以進行mp3、aac、ac-3和g7xx等多種格式的音頻編解碼。 vw2010有pci、gpio、i2s和cdi等多種數(shù)據(jù)接口，解碼輸入端口有兩個：host／pci port和cdi(compressdata input)port cdi port還分串行和八位并行兩種輸入
對甚低比特率應用來說,尺度可變性是一個關鍵的因素,因為它提供了自適應可用資源的能力。例如,這個功能允許使用者規(guī)定:對具有較高優(yōu)先級的對象以可接受的質量顯示,第二優(yōu)先級的對象則以較低的質量顯示,而其余內容(對象) 則不顯示。對于監(jiān)控系統(tǒng)來說,在絕大部分時間內,監(jiān)視畫面的背景都保持不變,因此在要求低比特率時,對于監(jiān)視畫面的背景部分可以以較低的質量顯示,且不會影響整個畫面的效果。本系統(tǒng)采用mpeg - 4 壓縮標準,在實現(xiàn)上選擇硬壓縮和硬解壓, 所用的壓縮解壓芯片為vweb公司的vw2010 芯片。 2 硬件設計原理 2.1 vw2010 芯片的主要特點 vw2010是vweb公司開發(fā)的實時mpeg-4音視頻壓縮/ 解壓芯片(codec) 。該芯片具有以下主要特點: (1) 單片集成3 個信號處理/ 控制單元,包括一個視頻編碼(壓縮) 器、一個視頻解碼(解壓) 器和一個片內cpu(內部擴展一個音頻編碼dsp、一個音頻解碼dsp、一個多路復合單元和一個多路解復合單元) 。 (2) 為了達到可編程、高性能和低功耗,每個信號處理/ 控制單元都是由一
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