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三線制同步串行通信控制器接口設(shè)計(jì)
hc374鎖存在內(nèi)部總線上等待系統(tǒng)接收。在輸出端，通過雙d觸發(fā)器sn54hc74產(chǎn)生中斷信號(hào)int，通知系統(tǒng)內(nèi)的微處理器進(jìn)行數(shù)據(jù)接收操作。三線制同步串行通信控制器發(fā)送接口硬件電路如圖3所示。從圖3可知，系統(tǒng)時(shí)鐘start-clk通過分頻電路模塊產(chǎn)生發(fā)送時(shí)鐘原始信號(hào)code-clk，用于電路的時(shí)鐘狀態(tài)控制。系統(tǒng)內(nèi)的微處理器將要發(fā)送的8位并行數(shù)據(jù)通過8位d觸發(fā)器sn54hc377，將數(shù)據(jù)鎖存在其q端口等待發(fā)送，然后在異步四位計(jì)數(shù)器sn54hc161的計(jì)數(shù)功能控制下，移位寄存器sn54hc165進(jìn)行數(shù)據(jù)的并／串轉(zhuǎn)換操作。在輸出端，通過雙d觸發(fā)器sn54hc74產(chǎn)生中斷信號(hào)，然后開始通過單向總線驅(qū)動(dòng)器sn54hc244進(jìn)行幀同步信號(hào)、時(shí)鐘信號(hào)及數(shù)據(jù)的發(fā)送操作。 2．2 基于cpld／fpga的接口結(jié)構(gòu)設(shè)計(jì) 為解決傳統(tǒng)硬件電路元器件多，功耗大，體積大等缺點(diǎn)，利用cpld／fpga技術(shù)，同時(shí)結(jié)合vhdl硬件描述語言設(shè)計(jì)三線制同步串行通信控制器接口已成為一種必然，結(jié)合三線制同步串行通信機(jī)理，設(shè)計(jì)出了基于cpld／fpga的三線制同步串行通信控制器接口內(nèi)部結(jié)構(gòu)，其功能結(jié)構(gòu)如圖4所示。

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