20×18位符號(hào)定點(diǎn)乘法器的FPGA實(shí)現(xiàn)

數(shù)據(jù)量比較大，in1從-219～219-1，modelsim se 6．0d仿真軟件需要運(yùn)行大概1 min，若in1從-219～219-1，in2從-217～217-1大概需要時(shí)間t=218min=4 369 h=182 day，因此在pc機(jī)上不能全測(cè)，故在寫testbench時(shí)，用random函數(shù)產(chǎn)生隨機(jī)數(shù)測(cè)試，該乘法器用modelsim仿真軟件運(yùn)行12 h，eq信號(hào)始終為1，即乘法器算出的結(jié)果與直接乘的結(jié)果一致，認(rèn)為該方法完全可行。 3 性能比較與創(chuàng)新 該模塊用synplify pro8．1綜合，用xilinxise 7．1i實(shí)現(xiàn)布局布線。在xilinx ise中implementdesign下map報(bào)告系統(tǒng)占用資源如表2所示。 而靜態(tài)時(shí)序分析報(bào)告顯示速度和延時(shí)分別為62．805 mhz，15．922 ns。 該設(shè)計(jì)采用高壓縮率的4—2壓縮算法，壓縮率為50％，而一般的3-2壓縮壓縮率為33％，并且采用先進(jìn)的集成電路制造工藝，使用smic公司o．18μm的標(biāo)準(zhǔn)單元庫(kù)，因此在提高了速度的同時(shí)，能減少器件，該乘法器能在1個(gè)時(shí)鐘內(nèi)完成，不像采用流水線結(jié)構(gòu)，雖然可以