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基于高速傳輸技術(shù)的0FDM系統(tǒng)設(shè)計
sk調(diào)制解調(diào)。本系統(tǒng)豐要由4部分組成：dsp、fpga、正交數(shù)字上變頻器(quadrature digital upconverter)、正交數(shù)字下變頻器(quadrature digital downconverter)。系統(tǒng)硬件結(jié)構(gòu)如圖2所示。圖中，d表示數(shù)據(jù)總線，a表示地址總線，c表示控制總線，l表示鏈路口數(shù)據(jù)線，字母后面的數(shù)字表示總線的位數(shù)。50 mhz晶振為兩片dsp及fpga提供時鐘信號，32．768 mhz高穩(wěn)定度品振為ad9857和ad6654提供高質(zhì)最的時鐘信號。復(fù)位芯片max6708控制dsp、fpga、ad9857、ad6654和 stl6c550的復(fù)位。 dsp完成qam或qpsk的調(diào)制解調(diào)和fft／ifft變換。系統(tǒng)所使用的dsp是adi公司的tiger sharctslol。該dsp具有以下特性：最高工作頻率為300mhz，3．3ns指令周期；6mb片內(nèi)sram；2個計算模塊，每個模塊都有1個 alu、1個乘法器、1個移位寄存器和1個寄存器組；2個整型alu，用來提供尋址和指針操作；14個dma控制器；1149．1 ieee jtag口。對于0fdm基帶處理，該
基于高速傳輸技術(shù)的OFDM系統(tǒng)設(shè)計
本系統(tǒng)主要由4部分組成： dsp、fpga、正交數(shù)字上變頻器（quadrature digital upconverter）、正交數(shù)字下變頻器（quadrature digital downconverter）。系統(tǒng)硬件結(jié)構(gòu)如圖2所示。圖中，d表示數(shù)據(jù)總線，a表示地址總線，c表示控制總線， l表示鏈路口數(shù)據(jù)線，字母后面的數(shù)字表示總線的位數(shù)。50 mhz晶振為兩片dsp及fpga提供時鐘信號，32.768 mhz高穩(wěn)定度晶振為ad9857和ad6654提供高質(zhì)量的時鐘信號。復(fù)位芯片max6708控制dsp、fpga、ad9857、ad6654和st16c550的復(fù)位。圖2系統(tǒng)硬件結(jié)構(gòu) dsp完成qam或qpsk的調(diào)制解調(diào)和fft/ifft變換。系統(tǒng)所使用的dsp[2]是adi公司的tiger sharc ts101。該dsp具有以下特性：最高工作頻率為300 mhz，3.3 ns指令周期；6 mb片內(nèi)sram；2個計算模塊，每個模塊都有1個alu、1個乘法器、1個移位寄存器和1個寄存器組；2個整型alu，用來提供尋址和指針操作；

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