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接口、支持片上fifo的突發(fā)dma模式·自動設(shè)置網(wǎng)絡(luò)速度和協(xié)議的nway功能·可選的eeprom設(shè)置,支持1kbit和4kbit的eeprom接口·支持軟件eeprom接口,方便升級eeprom的內(nèi)容圖3 dsp和以太網(wǎng)接口部分硬件設(shè)計 2.3 系統(tǒng)結(jié)構(gòu)2.3.1 adc數(shù)據(jù)采集部分cpld1由dsp提供時鐘信號,主要作用是提供掃描表sram的地址,掃描表sram的數(shù)據(jù)由dsp寫入。掃描表輸出的數(shù)據(jù)用來設(shè)定a/d轉(zhuǎn)換的通道和儀表放大器的增益。adc采用14位的ltc1416。32路模擬信號通過多路復(fù)用器后,其中一路信號被選中,進入儀表放大器,放大之后進入adc。adc的轉(zhuǎn)換時鐘由dsp的定時器提供。2.3.2 dsp數(shù)據(jù)處理部分adc轉(zhuǎn)換后的14位數(shù)據(jù)通過fifo進入dsp進行處理,fifo采用4片cy7c425形成乒乓結(jié)構(gòu),以實現(xiàn)模擬信號的不間斷采樣。dsp擴展一片flash memory作為dsp的程序存儲器,另外還擴展了一片sram作為程序緩存。脫機運行時,dsp將flash中的程序?qū)懭雜ram,再寫入dsp內(nèi)部ram。cpld2主要用于控制fifo的讀寫,
采樣率:400kSPS;功耗:70mW;保證微分非線性為±1.5LSB,積分非線性為±2LSB(最大值);80.5dB S/(N+D)和在100kHz時,93dB總諧波失真;80dB S/(N+D)和90dB奈奎斯特總諧波失真;噪聲和休眠關(guān)機模式;內(nèi)部或外部操作參考;真差分輸入抑制共模噪聲;15MHz全功率帶寬采樣;±2.5V雙級輸入范圍;28引腳SSOP封裝