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VHDL在數(shù)字系統(tǒng)設(shè)計中的運用
1b按順序循環(huán)變化，其輸出為q［2.0］。該q［2.0］經(jīng)譯碼電路comdec譯碼后產(chǎn)生選通6位數(shù)碼管之一的common信號。與此同時，q［2.0］還作為數(shù)據(jù)選擇電路digitsel的選擇信號，選擇對應(yīng)位的數(shù)據(jù)。由于六進制計數(shù)器循環(huán)計數(shù)，因此，每個位的顯示時間約為0.166ms，刷新頻率為166hz。當各小模塊分別編譯成功后，則創(chuàng)建一個個元件符號。再用圖形編輯器將各元件模塊組裝起來，這就是本設(shè)計中的最頂層的圖形設(shè)計文件(如圖2所示)。然后選擇用于編程的目標芯片，這里用的是alter公司的epm7128elc84-7。接著，確定各輸入輸出的引腳。對于總線形式的引腳名，應(yīng)當分別寫出總線中的每個信號。例如，segment［7.0］就應(yīng)寫成segment7、segment6……segment0，共8個引腳名。設(shè)定完后就可以進行編譯了。 編譯成功后進行仿真。首先建立波形文件。波形文件建好并存盤后，選擇菜單“max+plusii”—＞“simulator”，啟動仿真操作；結(jié)束后觀察仿真波形。 本設(shè)計中，仿真波形如圖3所示。在圖中可以看到，當sel為‘1’時，系統(tǒng)處于賦值狀態(tài)，分別給時、

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