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摘要：卷積碼及其viterbi譯碼是現(xiàn)代通信系統(tǒng)中常用的一種信道編碼方法。文中介紹了viterbi譯碼算法的原理，分析了viterbi譯碼器的結(jié)構(gòu)，然后用verilog語言設(shè)計了一種基于altera公司的ep3c120f780c8芯片的(2，l，7)viterbi譯碼器，同時給出了時序仿真圖。 0 引言 在現(xiàn)代通信系統(tǒng)中，要使信號能夠更可靠地在信道中傳輸，往往需要我們在信道編碼中采用糾錯碼來降低信號受噪聲的影響，以降低傳輸?shù)恼`碼率。這種方法叫做差錯控制編碼或糾錯編碼，其思想是在發(fā)送端的信息碼元序列中增加一些監(jiān)督碼元，這些監(jiān)督碼與信碼之間有一定的關(guān)系，接收端可以利用這種關(guān)系由信道譯碼器來發(fā)現(xiàn)或糾正錯誤的碼元。 1 卷積碼 前向糾錯(fec)是目前常用的一種差錯控制方法，在這種方法中，發(fā)送端發(fā)送能夠被糾錯的碼，接收端則在收到這些碼后，通過糾錯譯碼器來發(fā)現(xiàn)其中的錯誤并自動糾正接收碼字中的錯誤。在前向糾錯方法中，卷積碼及其viterbi譯碼是常用的信道編碼方案。 卷積碼通常用(n，k，n)表示，其中n為輸出信息比特，k為輸入信息比特，n為約束長度，卷積碼的編碼效率為rc=k／n，圖1所
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