HDTV接收機(jī)中Viterbi譯碼器的FPGA實(shí)現(xiàn)

。 圖6給出了在fpga電路的時(shí)序仿真波形。其中tps為系統(tǒng)通過(guò)傳輸參數(shù)信令提供的碼率信息。共有1/2、2/3、3/4、5/6、7/8等多種碼率信息。電路工作時(shí)鐘bitclk根據(jù)cofdm傳輸系統(tǒng)的要求為60mhz。vb_in為4-bit量化后的軟判決信息，譯碼輸出串行比特流，并標(biāo)注有數(shù)據(jù)有效和是否同步的標(biāo)志。vb_err用來(lái)監(jiān)控誤碼，向電路發(fā)出提示信息，使電路始終工作在同步態(tài)。 本文的fpga實(shí)現(xiàn)是基于altera公司quartus和maxplusii電路仿真環(huán)境和該公司apextm ep20k600ebc652-1xes系列芯片來(lái)完成的。應(yīng)用于高清晰度數(shù)字電視cofdm傳輸系統(tǒng)的接收機(jī)機(jī)頂盒的設(shè)計(jì)中，經(jīng)過(guò)性能測(cè)試，達(dá)到了系統(tǒng)指標(biāo)要求。同時(shí)，該設(shè)計(jì)也為hdtv機(jī)頂盒的asic設(shè)計(jì)奠定了良好的基礎(chǔ)。 來(lái)源:零八我的愛(ài)