-
-
- 手機(jī)版
-
- 芯視頻 APP
-
- 微信公眾號(hào)
-
- 維庫(kù)官方抖音
-
- 微信頭條號(hào)
-
- |
-
- |
- |
- |
EP1C3T144C6N
120
12+/QFP144
全新原裝現(xiàn)貨庫(kù)存
EP1C3T144C6N
2865
TQFP/1608+
特價(jià)特價(jià)全新原裝現(xiàn)貨
EP1C3T144C6
5000
-/23+
的XILINXALTERA分銷商原裝長(zhǎng)期供貨
EP1C3T144C6N
203060
QFP/24+
一站配齊 原盒原包現(xiàn)貨 朱S Q2355605126
EP1C3T144C6
5800
-/2024+
全新原裝，現(xiàn)貨熱賣
EP1C3T144C6
5972
N/A/2024
上海原裝現(xiàn)貨庫(kù)存，歡迎查詢
EP1C3T144C6
6500
ALTERA/23+
只做原裝現(xiàn)貨
EP1C3T144C6
2200
TQFP/22+
原裝現(xiàn)貨，假一罰十
EP1C3T144C6
7600
QFP144/26+
原裝現(xiàn)貨，支持BOM配單
EP1C3T144C6
25000
BGA/22+
官網(wǎng)可查icscjh.com
EP1C3T144C6
151194
TQFP/25+
軍工單位、研究所指定合供方,一站式解決BOM配單
EP1C3T144C6
100500
TQFP/2519+
一級(jí)代理專營(yíng)品牌原裝，優(yōu)勢(shì)現(xiàn)貨，長(zhǎng)期排單到貨
EP1C3T144C6
7300
144TQFP20x20/2026+
行業(yè)十年，價(jià)格超越代理， 支持權(quán)威機(jī)構(gòu)檢測(cè)
EP1C3T144C6
12260
TSSOP/23+
高品質(zhì) 優(yōu)選好芯
EP1C3T144C6
3000
TQFP144(20x20)/20+
20+
EP1C3T144C6
5650
-/2025+
一級(jí)代理，原裝假一罰十價(jià)格優(yōu)勢(shì)長(zhǎng)期供貨
EP1C3T144C6
141960
TSSOP/23+
只做原裝,專注海外現(xiàn)貨訂購(gòu)20年
EP1C3T144C6
3000
QFP144/N/A
原裝正品熱賣，價(jià)格優(yōu)勢(shì)
EP1C3T144C6
8700
QFP144/2023+
原裝現(xiàn)貨
EP1C3T144C6
4500
BGA/23+
終端可以免費(fèi)供樣，支持BOM配單
EP1C3T144C6
Altera Corporation [Cyclone FPGA Fa...
ALTERA
EP1C3T144C6PDF下載
EP1C3T144C6N
IC FPGA 104 I/O 144TQFP
EP1C3T144C6NPDF下載
EP1C3T144C6ES
Altera Corporation [Cyclone FPGA Fa...
ALTERA
EP1C3T144C6ESPDF下載
歷史最低報(bào)價(jià)：￥34.0000 歷史最高報(bào)價(jià)：￥240.0000 歷史平均報(bào)價(jià)：￥103.6666
平脈沖時(shí)，就表明放音結(jié)束，就讓段數(shù)變量減1，然后給地址線再賦新值，并且使能計(jì)數(shù)器，再次使ce腳產(chǎn)生一個(gè)低電平脈沖，繼續(xù)放音。這樣直至語(yǔ)音段數(shù)變量為0時(shí)，則表明語(yǔ)音播放完畢，系統(tǒng)不再響應(yīng)芯片eom腳的上升沿脈沖。圖5為isd2560控制電路的仿真波形圖。 本設(shè)計(jì)采用模塊化編程，各模塊分工明確，各自實(shí)現(xiàn)各自的功能，并通過(guò)信號(hào)線彼此相連，這樣的好處是調(diào)試、修改、移植程序方便。使用資源和生成總的模塊電路圖分別如圖6和圖7所示。 2 硬件電路 硬件部分主要包括中央處理器fpga 芯片——ep1c3t144c6、輸入小鍵盤、輸出4位數(shù)碼管、isd2560語(yǔ)音芯片、lm386音頻放大和揚(yáng)聲器，如圖8所示。fpga芯片用米直接控制其他元件的工作，對(duì)小鍵盤的輸入，通過(guò)一定的算法實(shí)現(xiàn)電子密碼鎖的功能。通過(guò)控制isd2560的控制腳的電平狀態(tài)，達(dá)到控制其發(fā)音從而實(shí)現(xiàn)智能語(yǔ)音提示的效果。3個(gè)發(fā)光二極管分別用于顯示當(dāng)前的狀態(tài)，蜂鳴器用于誤碼報(bào)警。 3 結(jié)束語(yǔ) 本設(shè)計(jì)中采用了altera公司的ep1c3t144c6芯片進(jìn)行設(shè)計(jì)，可以極大地減少其他分立元件或其他芯片的使用，有效地縮小了印制電路板面積，提高了
邏輯綜合為基礎(chǔ)的自頂向下的電子設(shè)計(jì)方法得到迅速發(fā)展。verilog hdl語(yǔ)言是目前應(yīng)用最廣泛的硬件描述語(yǔ)言，它是在c語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的，語(yǔ)法較為自由靈活、擁有廣泛的學(xué)習(xí)群體、資源比較豐富，且容易學(xué)簡(jiǎn)單易懂。本文發(fā)電機(jī)組頻率測(cè)量計(jì)的設(shè)計(jì)是在verilog hdl語(yǔ)言的基礎(chǔ)上展開的，源程序經(jīng)過(guò)altera 公司的quartusⅱ5.0軟件完成了綜合、仿真(功能仿真和時(shí)序仿真)，fpga(field programmable gate array,現(xiàn)場(chǎng)可編程門陣列) 選用的是cyclone系列的ep1c3t144c6器件。 2 頻率測(cè)量電路 2.1頻率測(cè)量的總體電路 采用電壓互感器取來(lái)自于發(fā)電機(jī)組端電壓或電網(wǎng)電壓的測(cè)頻輸入信號(hào)，經(jīng)削波、濾波處理后，變成幅度基本不變的穩(wěn)定波形，經(jīng)放大電路將信號(hào)放大整形，再用電壓比較電路將具有正負(fù)幅值的方波變成只有正幅值的方波信號(hào)。然后，通過(guò)光電耦合器使fpga的數(shù)字系統(tǒng)與輸入信號(hào)隔離。fpga數(shù)字系統(tǒng)利用標(biāo)準(zhǔn)的1hz信號(hào)對(duì)隔離后的方波信號(hào)的脈沖個(gè)數(shù)進(jìn)行計(jì)數(shù)，得到信號(hào)的頻率數(shù)，該頻率數(shù)經(jīng)數(shù)碼管顯示。由于發(fā)電機(jī)組的頻率與發(fā)電機(jī)組端電壓有關(guān)系，可以從頻率的變化
邏輯綜合為基礎(chǔ)的自頂向下的電子設(shè)計(jì)方法得到迅速發(fā)展。verilog hdl語(yǔ)言是目前應(yīng)用最廣泛的硬件描述語(yǔ)言，它是在c語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的，語(yǔ)法較為自由靈活、擁有廣泛的學(xué)習(xí)群體、資源比較豐富，且容易學(xué)簡(jiǎn)單易懂。本文發(fā)電機(jī)組頻率測(cè)量計(jì)的設(shè)計(jì)是在verilog hdl語(yǔ)言的基礎(chǔ)上展開的，源程序經(jīng)過(guò)altera 公司的quartusⅱ5.0軟件完成了綜合、仿真(功能仿真和時(shí)序仿真)，fpga(field programmable gate array,現(xiàn)場(chǎng)可編程門陣列) 選用的是cyclone系列的ep1c3t144c6器件。 2 頻率測(cè)量電路 2.1頻率測(cè)量的總體電路 采用電壓互感器取來(lái)自于發(fā)電機(jī)組端電壓或電網(wǎng)電壓的測(cè)頻輸入信號(hào)，經(jīng)削波、濾波處理后，變成幅度基本不變的穩(wěn)定波形，經(jīng)放大電路將信號(hào)放大整形，再用電壓比較電路將具有正負(fù)幅值的方波變成只有正幅值的方波信號(hào)。然后，通過(guò)光電耦合器使fpga的數(shù)字系統(tǒng)與輸入信號(hào)隔離。fpga數(shù)字系統(tǒng)利用標(biāo)準(zhǔn)的1hz信號(hào)對(duì)隔離后的方波信號(hào)的脈沖個(gè)數(shù)進(jìn)行計(jì)數(shù)，得到信號(hào)的頻率數(shù)，該頻率數(shù)經(jīng)數(shù)碼管顯示。由于發(fā)電機(jī)組的頻率與發(fā)電機(jī)組端電壓有關(guān)系，可以從頻率的變化得到
ab的fdatool計(jì)算出濾波器的系數(shù)，并使其階數(shù)n=m×i×d,m為正整數(shù)，可根據(jù)濾波器的需要選取。 ②利用多相分解公式計(jì)算每個(gè)濾波器的系數(shù)。 ③把所得到的數(shù)字進(jìn)行定點(diǎn)化處理（比如系數(shù)同乘以2 048,取整，待計(jì)算出結(jié)果后右移11位）。 對(duì)于常系數(shù)的fir濾波器，在fpga實(shí)現(xiàn)時(shí)，有多種可以選擇的方式以降低復(fù)雜性。在本設(shè)計(jì)中，采用簡(jiǎn)化的加法器圖[3]來(lái)實(shí)現(xiàn)，避免了使用資源代價(jià)較大的通用乘法器，同時(shí)提高了系統(tǒng)的整體性能。表1給出了一個(gè)測(cè)試系統(tǒng)的資源與性能對(duì)比（使用了altera公司的ep1c3t144c6芯片及quartus ii 5.1版本進(jìn)行綜合）。 （4）第四部分是與第二部分類似的模塊。零內(nèi)插器的特點(diǎn)是某個(gè)時(shí)鐘周期有用信號(hào)通過(guò)，其余時(shí)鐘周期通過(guò)零值，因而內(nèi)插與延時(shí)相加模塊也可用一個(gè)多相選擇開關(guān)來(lái)實(shí)現(xiàn)。內(nèi)插與延時(shí)相加模塊實(shí)現(xiàn)電路圖如圖10所示。 圖11給出了一個(gè)d=3、i=4、n為12時(shí)的分?jǐn)?shù)采樣率變換的部分仿真結(jié)果（modelsim 6.1）。其中，濾波器系數(shù)定點(diǎn)化為12位補(bǔ)碼，輸入、輸出數(shù)據(jù)為12位補(bǔ)碼整數(shù)， 測(cè)試輸入序列為20khz的正弦波波形序列，采樣率為600kh
聯(lián)系人：
聯(lián)系方式：
