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當(dāng)前位置：維庫(kù)電子市場(chǎng)網(wǎng)>IC>ad7492 更新時(shí)間:2026-04-16 13:22:30

ad7492供應(yīng)商優(yōu)質(zhì)現(xiàn)貨

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ad7492價(jià)格行情

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歷史最低報(bào)價(jià)：￥80.0000 歷史最高報(bào)價(jià)：￥80.0000 歷史平均報(bào)價(jià)：￥80.0000

ad7492中文資料

  • 基于USB總線的諧波分析系統(tǒng)研究與設(shè)計(jì)

    使用ieeel394接口總線實(shí)現(xiàn)高速信號(hào)傳輸，雖然能夠滿足較高的數(shù)據(jù)傳輸率(196.608 mb/s)，但是這種方案存在一定的缺陷，如設(shè)計(jì)復(fù)雜、成本高、通用化水平低、不能直接與pc機(jī)進(jìn)行數(shù)據(jù)通信等。當(dāng)采用rs-232(最高達(dá)到20 kb/s)或rs-485(o.11～14.4 kb/s)串行總線時(shí)，雖然連接方便，成本低廉，可是帶寬有限，傳輸速度過(guò)慢，不能組成高效的實(shí)時(shí)信號(hào)處理網(wǎng)絡(luò)。本文給出了一種使用usb總線構(gòu)成的電網(wǎng)諧波分析系統(tǒng)的設(shè)計(jì)方案。設(shè)計(jì)中，采用電流互感器提取交流網(wǎng)絡(luò)中的電流信號(hào)，ad7492把采樣信號(hào)變換成離散的數(shù)字量，使用高速的fpga做快速傅里葉運(yùn)算(fft)得到基波和頻率為基波頻率整數(shù)倍的多次諧波幅值和相位。pdiusbl2 usb接口芯片與廉價(jià)單片機(jī)89c51組成usb通信接口設(shè)備，連接pc上位機(jī)形成多線路實(shí)時(shí)諧波分析系統(tǒng)。 1 系統(tǒng)總體設(shè)計(jì) 系統(tǒng)總體結(jié)構(gòu)如圖1所示。 該系統(tǒng)從結(jié)構(gòu)上分為電流互感采樣單元、a/d采樣單元、fft運(yùn)算處理單元、控制單元和usb網(wǎng)絡(luò)接口單元。電流采樣單元負(fù)責(zé)將輸入的電力網(wǎng)絡(luò)電流信號(hào)線性變換為10 ma的電流信號(hào)，并對(duì)信號(hào)進(jìn)

  • 基于Linux 以太網(wǎng)的遠(yuǎn)程數(shù)據(jù)采集系統(tǒng)

    主要依靠采用高性能ad 和改變采集卡cpu 對(duì)采樣的控 制方式和采樣信號(hào)的處理方式來(lái)解決。設(shè)計(jì)中使用了cypress 公司的ez-usb fx2 系列芯 片cy7c68013。這款芯片有g(shù)pif(general programmableinterface)模式，可以提供高速的數(shù) 字邏輯信號(hào)給外圍設(shè)備(這里給ad)，該模式不受cpu 控制，是獨(dú)立于cpu 存在的。這就 克服了cpu 對(duì)于高速采樣的瓶頸約束，提高了對(duì)采樣頻率的控制能力。對(duì)于高性能ad， 文中采用了analog devices 公司的ad7492，該芯片采樣可以達(dá)到1msps，是12 位并行的 持續(xù)逼近型高速模數(shù)轉(zhuǎn)換芯片，系統(tǒng)總體框圖如圖1。 圖1 總體框圖 2. 數(shù)據(jù)采集卡設(shè)計(jì) 該數(shù)據(jù)采集卡完成的不僅僅是一個(gè)數(shù)據(jù)采集的功能，而在于為以后的設(shè)計(jì)提供詳細(xì)的設(shè) 計(jì)基礎(chǔ)和平臺(tái),這些功能都可以方便的移植到以后的儀表設(shè)計(jì)中。數(shù)據(jù)采集卡的總體框圖如 圖2 所示，輸入信號(hào)是0~2.5v 的電壓信號(hào)量，需要經(jīng)過(guò)限壓、濾波等處理，然后直接輸入 到adc 的in 引腳(板上的in 引腳端子)。ad 轉(zhuǎn)換的啟停等控制由cpu 完成，

  • 基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)設(shè)計(jì)

    2．2 負(fù)延遲的實(shí)現(xiàn) 動(dòng)態(tài)信息存儲(chǔ)要求真實(shí)有效地記錄有用信號(hào)，根據(jù)被測(cè)信號(hào)特點(diǎn)，需記錄下觸發(fā)前信號(hào)在極短時(shí)間內(nèi)的數(shù)據(jù)，這就要使用負(fù)延遲技術(shù)。負(fù)延遲也稱為提前傳輸，即將觸發(fā)信號(hào)的觸發(fā)采集時(shí)刻提前一段時(shí)間作為傳輸數(shù)據(jù)的起始點(diǎn)。該系統(tǒng)設(shè)計(jì)采用fifo存儲(chǔ)器實(shí)現(xiàn)負(fù)延負(fù)延遲。觸發(fā)信號(hào)未到來(lái)時(shí)，a／d轉(zhuǎn)換器輸出的數(shù)據(jù)不斷寫(xiě)入fifo存儲(chǔ)器中，a／d轉(zhuǎn)換器轉(zhuǎn)換的數(shù)據(jù)不斷刷新fifo存儲(chǔ)器的內(nèi)容。一旦觸發(fā)信號(hào)到來(lái)，數(shù)據(jù)則開(kāi)始從fifo寫(xiě)入存儲(chǔ)器。 2．3 主要器件選型 該系統(tǒng)設(shè)計(jì)選用ad7492型a／d轉(zhuǎn)換器。該器件為12位高速、低功耗、逐次逼近式a／d轉(zhuǎn)換器。在5 v電壓，速率為1 ms／s時(shí)，其平均電流僅1．72 ma，功耗為8．6 mw；在5 v電壓和500 ks／s數(shù)據(jù)傳輸速率下，消耗電流1．24 ma，因此，該器件能夠滿足系統(tǒng)低功耗要求。由于該系統(tǒng)設(shè)計(jì)的存儲(chǔ)器總體容量為512 kb，因此選用l片容量為512 kb的n08t163型存儲(chǔ)器。并通過(guò)靜態(tài)存儲(chǔ)器時(shí)序配合實(shí)現(xiàn)自制的fifo存儲(chǔ)器，功耗約為同類fifo存儲(chǔ)器的1／10。系統(tǒng)設(shè)計(jì)的負(fù)延遲記錄l kb，選用128 kb容量的

  • 工業(yè)控制中無(wú)線數(shù)據(jù)傳輸成為主流

    它負(fù)責(zé)控制無(wú)線芯片l01，實(shí)現(xiàn)數(shù)據(jù)的無(wú)線傳輸。為了進(jìn)行多通道的數(shù)據(jù)采集，這里采用10片a/d進(jìn)行分時(shí)采樣，在與計(jì)算機(jī)的通訊方面，系統(tǒng)采用usb芯片通過(guò)usb口將無(wú)線接收數(shù)據(jù)送入計(jì)算機(jī)，并存儲(chǔ)在一個(gè)二進(jìn)制文件內(nèi)，當(dāng)傳輸完畢后，運(yùn)行vb讀數(shù)軟件，可將采集的信號(hào)讀出以供分析。 2.系統(tǒng)硬件設(shè)計(jì) 2.1 數(shù)據(jù)采集部分 數(shù)據(jù)采集部分主要由傳感器、低通濾波放大器、a/d以及cpld組成，電源管理則主要為各個(gè)芯片提供合適工作電壓，并為cpld提供1mhz主時(shí)鐘輸入。此系統(tǒng)采用10片ad7492，可進(jìn)行10路模擬信號(hào)的采樣。cpld主要控制10片a/d的采樣和讀數(shù)時(shí)序，采樣率由cpld內(nèi)部分頻器和無(wú)線傳輸率大小決定。如圖2所示。系統(tǒng)上電后，cpld便檢測(cè)其引腳trigger端，當(dāng)出現(xiàn)上升沿時(shí)， d觸發(fā)器輸出高電平，打開(kāi)與非門(mén)，convast就會(huì)輸出1khz信號(hào)，a/d采樣開(kāi)始。 2.2 無(wú)線傳輸部分 數(shù)據(jù)傳輸主要利用pic16f877單片機(jī)對(duì)無(wú)線射頻芯片l01的控制實(shí)現(xiàn)的。nrf24l01是單片射頻收發(fā)芯片，工作于2.4～2.5ghzism頻段，工作電壓為1.9v～3.6v，工

  • 短波擴(kuò)頻猝發(fā)通信系統(tǒng)的DSP+FPGA實(shí)現(xiàn)方案

    器對(duì)采樣點(diǎn)值進(jìn)行一次相關(guān)，將相關(guān)結(jié)果送給中央處理器dsp，進(jìn)行下一步的同步和解擴(kuò)等處理。altera公司的cyclone器件具有專用電路，可以實(shí)現(xiàn)雙數(shù)據(jù)率（ddr）sdram和fcram接口。cyclone器件最多有兩個(gè)鎖相環(huán)（pll），共有六個(gè)輸出和四種層次化結(jié)構(gòu)，為復(fù)雜設(shè)計(jì)提供了強(qiáng)大的時(shí)鐘管理電路。 系統(tǒng)硬件模型框圖及概述 首先從電臺(tái)接收過(guò)來(lái)的基帶擴(kuò)頻信號(hào)是差分輸入的，先經(jīng)過(guò)一個(gè)1:1的隔離變壓器變?yōu)閱味溯敵?，再?jīng)過(guò)運(yùn)放將其抬高到直流電平以上，低通濾波后送到模數(shù)轉(zhuǎn)換器ad7492進(jìn)行采樣處理，采樣結(jié)果在fpga中鎖存，并在fpga內(nèi)部進(jìn)行希爾伯特變換和相關(guān)處理。在一個(gè)樣點(diǎn)間隔內(nèi)，進(jìn)行當(dāng)前樣點(diǎn)值的希爾伯特變換，同時(shí)并行地進(jìn)行前一個(gè)樣點(diǎn)的相關(guān)運(yùn)算。將相關(guān)結(jié)果分成四個(gè)部分，鎖存在對(duì)應(yīng)的四個(gè)地址中，由tms320vc5509分四次依次讀取。由tms320vc5509和tms320vc33完成信號(hào)的捕獲和碼元的判決。將處理好的數(shù)據(jù)通過(guò)tms320vc5509送到數(shù)模轉(zhuǎn)換器tlv5619中進(jìn)行數(shù)模轉(zhuǎn)換，轉(zhuǎn)換得到的模擬信號(hào)經(jīng)過(guò)低通濾波和運(yùn)放放大以后，再通過(guò)同樣的一個(gè)1:1的隔離變壓器

  • AD7492

    AD7492引腳圖指定2.7～5.25V的VDD；吞吐率為1MSPS；低功率；提供3V電源時(shí)1MSPS為4mW；提供5V電源時(shí)1MSPS為11mW；寬輸入帶寬；100kHz輸入時(shí)70dB信噪比；2.5V內(nèi)部參照；片上時(shí)鐘振蕩器；電源/串行時(shí)鐘速度管理；沒(méi)有流水線延遲；高速串行接口；睡眠模式：標(biāo)準(zhǔn)值50nA；24引腳SOIC和TSSOP封裝

  • 基于USB總線的諧波分析系統(tǒng)研究與設(shè)計(jì)

    使用ieeel394接口總線實(shí)現(xiàn)高速信號(hào)傳輸，雖然能夠滿足較高的數(shù)據(jù)傳輸率(196.608 mb/s)，但是這種方案存在一定的缺陷，如設(shè)計(jì)復(fù)雜、成本高、通用化水平低、不能直接與pc機(jī)進(jìn)行數(shù)據(jù)通信等。當(dāng)采用rs-232(最高達(dá)到20 kb/s)或rs-485(o.11～14.4 kb/s)串行總線時(shí)，雖然連接方便，成本低廉，可是帶寬有限，傳輸速度過(guò)慢，不能組成高效的實(shí)時(shí)信號(hào)處理網(wǎng)絡(luò)。本文給出了一種使用usb總線構(gòu)成的電網(wǎng)諧波分析系統(tǒng)的設(shè)計(jì)方案。設(shè)計(jì)中，采用電流互感器提取交流網(wǎng)絡(luò)中的電流信號(hào)，ad7492把采樣信號(hào)變換成離散的數(shù)字量，使用高速的fpga做快速傅里葉運(yùn)算(fft)得到基波和頻率為基波頻率整數(shù)倍的多次諧波幅值和相位。pdiusbl2 usb接口芯片與廉價(jià)單片機(jī)89c51組成usb通信接口設(shè)備，連接pc上位機(jī)形成多線路實(shí)時(shí)諧波分析系統(tǒng)。 1 系統(tǒng)總體設(shè)計(jì) 系統(tǒng)總體結(jié)構(gòu)如圖1所示。 該系統(tǒng)從結(jié)構(gòu)上分為電流互感采樣單元、a/d采樣單元、fft運(yùn)算處理單元、控制單元和usb網(wǎng)絡(luò)接口單元。電流采樣單元負(fù)責(zé)將輸入的電力網(wǎng)絡(luò)電流信號(hào)線性變換為10 ma的電流信號(hào)，并對(duì)信號(hào)進(jìn)行電壓

ad7492替代型號(hào)

AD7490 AD7484 AD7482 AD7478AARM AD7478 AD7477AAKS-REEL7 AD7477AAKS-500RL7 AD7477A AD7477 AD7476AYRM

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