FPGA+DSP導(dǎo)引頭信號(hào)處理中FPGA設(shè)計(jì)的關(guān)鍵技術(shù)

了總線連接的方式，數(shù)據(jù)交互是通過一個(gè)32位的雙向數(shù)據(jù)總線來完成的，而要實(shí)現(xiàn)雙向總線，就需要使用fpga構(gòu)造三態(tài)總線了，使用三態(tài)緩沖器實(shí)現(xiàn)高、低電平和高阻三個(gè)狀態(tài)。 圖5雙向數(shù)據(jù)總線的三態(tài)門設(shè)計(jì) 本設(shè)計(jì)當(dāng)中，fpga給dsp發(fā)中斷信號(hào)，dsp在中斷信號(hào)到來時(shí)，根據(jù)系統(tǒng)要求，將不同的控制字寫入數(shù)據(jù)總線，然后通過數(shù)據(jù)總線從fpga中不同的fifo中讀取數(shù)據(jù)，這一切都通過dsp在地址線上給出不同的地址來完成。為了合理分配總線的使用，設(shè)計(jì)當(dāng)中使用這樣的策略：利用片選信號(hào)aace3，地址aaea[9：0]作為三態(tài)緩沖器的控制信號(hào)，由于dsp對(duì)fpga的讀寫地址都不同，當(dāng)片選信號(hào)aace3有效時(shí)，fpga根據(jù)地址來確定湊寫方式以及讀寫那些信息，否則置為高阻態(tài)，這樣就避免了可能產(chǎn)生的的總線阻塞現(xiàn)象，使dsp和fpga之間的數(shù)據(jù)交互能夠順利進(jìn)行，示意圖如圖5所示。 3．2．2 加有效的時(shí)序約束 由于接口fifo比較多，為了合理分配fpga內(nèi)部接口處的資源，滿足系統(tǒng)的時(shí)序要求，需要加必要的時(shí)序約束。因?yàn)楸驹O(shè)計(jì)采用xilinx公司芯片，所以需要加偏移約束2。 偏置約束可以優(yōu)化以