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如何通過前端將PC聲卡變成高速采樣示波器
定于晶體振蕩器。另一個要求是采樣速率可以在略低于100 khz到大約500 khz的范圍內(nèi)進行調(diào)整或調(diào)諧。為使下采樣信號落在聲卡的20 hz到20 khz音頻帶寬內(nèi)，采樣頻率間的調(diào)諧步進必須較為精細。一個諸如圖4所示的n分頻電路和一個頻率介于10 mhz到20 mhz的晶體振蕩器（ic4），可以提供從80 khz到350 khz的多達200種或更多的不同采樣速率，步進大小介于300 hz到5 khz之間。本例使用兩個4位二進制升降計數(shù)器74hc191,n可以是4到256之間的任意整數(shù)。也可以使用74hc190等十進制計數(shù)器，其引腳排列與74hc191相同，可以提供4到100的n值。分頻比利用兩個十六進制開關(guān)s1和s2設置。開關(guān)s3設置計數(shù)器是遞增還是遞減計數(shù)。電阻r1 （250 ω）和電容c1 （68 pf）給引腳計數(shù)輸出增加一個很短的延遲，經(jīng)過該延遲后，引腳計數(shù)輸出加載起始計數(shù)值。74hc00的四個nand門用于實現(xiàn)單穩(wěn)態(tài)模式，當r12為2.7 kω且c2為68 pf時，單穩(wěn)態(tài)模式提供200 ns的采樣脈沖。圖4. 采樣時鐘分頻器電路 ic4是固定頻率金屬帽殼晶體振蕩器。另一種方法是

【共享】（74、74HC、74LS系列芯片資料）小發(fā)一貼，呵...
ial shift reg 并入串出74hc166 serial-parallel shift reg 串入并出74hc173 tri-state d flip-flop 三態(tài)d觸發(fā)器74hc174 hex d flip-flop w/clear 六d觸發(fā)器74hc175 hex d flip-flop w/clear 六d觸發(fā)器74hc181 arithmetic logic unit 算術(shù)邏輯單元74hc182 look ahead carrygeneratr 進位發(fā)生器74hc190 binary up/dn counter 二進制加減計數(shù)器74hc191 decade up/dn counter 十進制加減計數(shù)器74hc192 decade up/dn counter 十進制加減計數(shù)器74hc193 binary up/dn counter 二進制加減計數(shù)器74hc194 4bit bi-dir shift 4位雙向移位寄存器74hc195 4bit parallel shift 4位并行移位寄存器74hc20 quad 4-input nand gate 四個四入與非
計數(shù)器遞減計數(shù)，出現(xiàn)負數(shù)怎么辦？
計數(shù)器遞減計數(shù)，出現(xiàn)負數(shù)怎么辦？用74hc190進行計數(shù)(用數(shù)碼管將計數(shù)值顯示)，有遞增計數(shù)也有遞減計數(shù)。現(xiàn)遇到一個問題：當遞減計數(shù)時，小于0以后還是遞減計數(shù)，使其出現(xiàn)負數(shù)，那此時要變成0，-1,-2,…… 相當于要使其變成遞增計數(shù)？電路中如何實現(xiàn)？相當于當計數(shù)值小于0后，本應遞增計數(shù)的要變成遞減；本應遞減計數(shù)的要變成遞增。

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