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當(dāng)前位置：維庫(kù)電子市場(chǎng)網(wǎng)>IC>384b 更新時(shí)間:2024-03-08 15:43:56

384b供應(yīng)商優(yōu)質(zhì)現(xiàn)貨

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384b中文資料

  • 使用FPGA和IP Core實(shí)現(xiàn)定制緩沖管理

    可滿(mǎn)足數(shù)據(jù)接口的需求。pram采用32位zbt sram ，接口時(shí)鐘使用系統(tǒng)時(shí)鐘，每個(gè)pcell為64位，每個(gè)讀、寫(xiě)周期需要6個(gè)時(shí)鐘周期完成。在實(shí)際系統(tǒng)中采用altera fpga，bm的設(shè)計(jì)可以滿(mǎn)足10g的tm線速工作的需求。 在40g核心網(wǎng)的tm系統(tǒng)中，片內(nèi)數(shù)據(jù)總線的位寬為256位，系統(tǒng)時(shí)鐘采用250mhz(在40ge的系統(tǒng)中可選用200mhz)。采用 ddr ii sdram，接口時(shí)鐘使用333mhz，則192位的bram可以滿(mǎn)足40g的tm需求。此時(shí)，bcell可為96b、192b、384b，在這里選用 192b。當(dāng)bcell選用192b時(shí)，讀取操作和寫(xiě)入操作同樣均為6個(gè)時(shí)鐘周期。在滿(mǎn)足40g系統(tǒng)的需求下，讀取、寫(xiě)入操作周期為9個(gè)時(shí)鐘周期。 pram采用48位qdr sram，接口時(shí)鐘使用150mhz，每個(gè)pcell為96位，在每個(gè)讀、寫(xiě)時(shí)鐘周期內(nèi)，pram最多可被操作5次。在采用altera fpga的情況下，bram采用192位 ddr ii sdram，pram采用48位qdr sram，bm的設(shè)計(jì)可以滿(mǎn)足40g的tm線速工作的需求。 來(lái)源:零八我的愛(ài)

  • 使用FPGA和IP Core實(shí)現(xiàn)定制緩沖管理(圖)

    z即可滿(mǎn)足數(shù)據(jù)接口的需求。pram采用32位zbt sram ，接口時(shí)鐘使用系統(tǒng)時(shí)鐘，每個(gè)pcell為64位，每個(gè)讀、寫(xiě)周期需要6個(gè)時(shí)鐘周期完成。在實(shí)際系統(tǒng)中采用altera fpga，bm的設(shè)計(jì)可以滿(mǎn)足10g的tm線速工作的需求。 在40g核心網(wǎng)的tm系統(tǒng)中，片內(nèi)數(shù)據(jù)總線的位寬為256位，系統(tǒng)時(shí)鐘采用250mhz(在40ge的系統(tǒng)中可選用200mhz)。采用ddr ii sdram，接口時(shí)鐘使用333mhz，則192位的bram可以滿(mǎn)足40g的tm需求。此時(shí)，bcell可為96b、192b、384b，在這里選用192b。當(dāng)bcell選用192b時(shí)，讀取操作和寫(xiě)入操作同樣均為6個(gè)時(shí)鐘周期。在滿(mǎn)足40g系統(tǒng)的需求下，讀取、寫(xiě)入操作周期為9個(gè)時(shí)鐘周期。pram采用48位qdr sram，接口時(shí)鐘使用150mhz，每個(gè)pcell為96位，在每個(gè)讀、寫(xiě)時(shí)鐘周期內(nèi)，pram最多可被操作5次。在采用altera fpga的情況下，bram采用192位 ddr ii sdram，pram采用48位qdr sram，bm的設(shè)計(jì)可以滿(mǎn)足40g的tm線速工作的需求。