8.192M 8.1920MHZ 8.02E+12 8.000MHZ 8.000M 8.0000MHZ 8 905 959 404 8 905 958 936 7ZU4 7Z86B 8.28E+12
您是否在找：8.192MHZ歷史價格
(最低報價：￥00.20最高報價：￥2.30平均報價：￥00.71)
相關信息
-
采用PCM編碼原理及FPGA編程技術實現(xiàn)PCM數(shù)字基群接口傳輸?shù)退贁?shù)據(jù)的接入(圖)
...更大規(guī)模可編程電路來實現(xiàn)。 ----本接入設計主要由5個模塊組成： 數(shù)據(jù)采集及處理模塊 ----該模塊功能是異步數(shù)據(jù)接口的數(shù)據(jù)進行采集及處理并轉換為所需用2M數(shù)據(jù)流。 時鐘發(fā)生模塊 ----該模塊是將8.192MHz的晶振所產(chǎn)生的原始時鐘經(jīng)過分頻后所產(chǎn)生的系統(tǒng)時鐘與從HCB3碼中所提取的2.048Mbps時鐘進行比較并進行（數(shù)字鎖相環(huán)），產(chǎn)生系統(tǒng)所需的2.048MbpsJF時鐘。 時隙產(chǎn)生及控制模塊----該模塊...
-
NRZ-HDB3碼轉換器的高速長距離通信
...碼制轉換器選用IMP813L作為μP監(jiān)控電路，實現(xiàn)可靠上電復位和看門狗控制。DS2153Q的時鐘信號是通過對單片機時鐘信號的二分頻來實現(xiàn)的。單片機選用16.384MHz的時鐘信號，使用74HC74二分頻后，得到8.192MHz的頻率信號作為DS2153Q輸入時鐘。在DS2153Q的電路設計中，為了使其工作在不成幀方式，發(fā)送的數(shù)據(jù)全部從TSER引腳輸入，需要將引腳TLINK和TSER短接。發(fā)光二極管用于轉換器的工作指示，可...
-
ST-BUS總線接口模塊的Verilog HDL設計
...始接收或發(fā)送數(shù)據(jù)流；類型1的同步脈沖需要維持一個完整的時隙周期(即8個位時鐘周期)，在此期間部件也要接收或發(fā)送信息數(shù)據(jù)，這種同步方式較少應用。ST-BUS定義了4種標準時鐘頻率，即16.384MHz、8.192MHz、4.096MHz和2.048MHz，其中每一種時鐘頻率均可作為部件的內(nèi)部時鐘，不過任意時刻只能選擇其一，自適應系統(tǒng)在設計時采用了自動選擇模式。除頻率2.048MHz外，其它時鐘頻率總是數(shù)據(jù)速率的...
-
TLC320AD50C與DSP接口設計
...號輸入監(jiān)控通道，第二通道為模擬信號轉化為數(shù)字信號（A/D）通道，第三通道為數(shù)字信號轉化為模擬信號（D/A）通道，最下面一路是AD50的工作頻率和采樣頻率控制通道。本文所述的輸入時鐘（MCLK）為8.192MHz，A/D與D/A的采樣頻率為MCLK/（128*N）Hz（N為AD50C的第4個寄存器4~6位所設）。 2.2 AD50與DSP的引腳連接方式 AD50與TMS320VC5402是以SPI方式連接的。AD50工作在主機模式（M/S=1），提...
-
數(shù)字信號處理器TMS320VC5402與音頻模擬芯片TLC320AD50C的接口設計
...VC5402的連接易于實現(xiàn)。 3 TMS320VC5402與TLC320AD50C硬件連接及軟件實現(xiàn) 3.1 硬件連接 根據(jù)圖1和圖2的時序,則容易實現(xiàn)TLC320AD50C與TMS320VC5402的硬件連接,如圖3所示。 TLC320AD50C的MCLK外接8.192MHz的晶振,TMS320VC5402的FSX和FSR由TLC320AD50C設置。如果選擇D7=0,N=8,則采樣速率為8kHz。 3.2 通信協(xié)議 TLC320AD50C的通信有兩種格式：一次通信格式和二次通信格式。 一次通信格式的16...
相關搜索
8.29E+128.2K8.2K-108.2M8.2UF16V8.2V8.2V238.2V348.2X-DZD8.2X-TA8.2Y-DZD8.2Y8.2Y-DZD8.2Y-8.2Y-DZD8.2Y-TA8.2Z-DZD8.2Z-TA8.3000MHZ8.38E+128.4672M8.4672MHZ8.61E+168.61E+178.61E+188.62E+138.8672M