計(jì)數(shù)器的工作是通過(guò)每個(gè)時(shí)鐘脈沖將計(jì)數(shù)器的內(nèi)容增加一個(gè)計(jì)數(shù)來(lái)進(jìn)行計(jì)數(shù)。當(dāng)由時(shí)鐘輸入激活時(shí)，增加其數(shù)字或狀態(tài)序列的計(jì)數(shù)器被稱(chēng)為在“向上計(jì)數(shù)”模式下運(yùn)行。同樣，當(dāng)由時(shí)鐘輸入激活時(shí)減少其數(shù)字或狀態(tài)序列的計(jì)數(shù)器被稱(chēng)為在“向下計(jì)數(shù)”模式下運(yùn)行。在向上和向下模式下運(yùn)行的計(jì)數(shù)器稱(chēng)為雙向計(jì)數(shù)器。
　　計(jì)數(shù)器是順序邏輯設(shè)備，由外部定時(shí)脈沖或時(shí)鐘信號(hào)激活或觸發(fā)。計(jì)數(shù)器可以構(gòu)造為同步電路或異步電路。使用同步計(jì)數(shù)器，所有數(shù)據(jù)位都會(huì)隨著時(shí)鐘信號(hào)的施加而同步變化。而異步計(jì)數(shù)器電路與輸入時(shí)鐘無(wú)關(guān)，因此數(shù)據(jù)位會(huì)在不同時(shí)間相繼改變狀態(tài)。
　　那么，計(jì)數(shù)器就是順序邏輯設(shè)備，它遵循由外部時(shí)鐘 (CLK) 信號(hào)觸發(fā)的預(yù)定計(jì)數(shù)狀態(tài)序列。特定計(jì)數(shù)器在再次返回其原始第一狀態(tài)之前前進(jìn)的狀態(tài)或計(jì)數(shù)序列數(shù)稱(chēng)為模數(shù) ( MOD )。換句話(huà)說(shuō)，模數(shù)（或簡(jiǎn)稱(chēng)模數(shù)）是計(jì)數(shù)器計(jì)數(shù)的狀態(tài)數(shù)，是計(jì)數(shù)器的分頻數(shù)。
　　模數(shù)計(jì)數(shù)器（或簡(jiǎn)稱(chēng)為MOD 計(jì)數(shù)器）是根據(jù)計(jì)數(shù)器在返回其原始值之前將按順序經(jīng)過(guò)的狀態(tài)數(shù)來(lái)定義的。例如，一個(gè) 2 位計(jì)數(shù)器以二進(jìn)制從 00 2計(jì)數(shù)到 11 2，即以十進(jìn)制從 0 到 3，其模數(shù)值為 4（00 → 01 → 10 → 11，然后返回到 00），因此被稱(chēng)為模 4 或 mod-4 計(jì)數(shù)器。還要注意，從 00 到 11 需要四個(gè)時(shí)鐘脈沖。
　　由于在這個(gè)簡(jiǎn)單的例子中只有兩位，（n = 2），那么計(jì)數(shù)器可能的輸出狀態(tài)的最大數(shù)量（最大模數(shù)）為：2 n = 2 2或 4。但是，可以通過(guò)將多個(gè)計(jì)數(shù)級(jí)級(jí)聯(lián)在一起來(lái)設(shè)計(jì)計(jì)數(shù)器，使其按順序計(jì)數(shù)到任意數(shù)量的 2 n狀態(tài)，以產(chǎn)生單個(gè)模數(shù)或 MOD-N 計(jì)數(shù)器。
　　因此，“Mod-N”計(jì)數(shù)器需要“N”個(gè)觸發(fā)器連接在一起來(lái)計(jì)數(shù)單個(gè)數(shù)據(jù)位，同時(shí)提供 2 n 個(gè)不同的輸出狀態(tài)（n 為位數(shù)）。請(qǐng)注意，N 始終是整數(shù)值。
　　我們可以看到，MOD計(jì)數(shù)器的模數(shù)值是2的整數(shù)冪，即2、4、8、16等，根據(jù)所用觸發(fā)器的數(shù)量以及它們的連接方式產(chǎn)生n位計(jì)數(shù)器，從而確定計(jì)數(shù)器的類(lèi)型和模數(shù)。
　　D型觸發(fā)器
　　MOD 計(jì)數(shù)器使用“觸發(fā)器”制成，單個(gè)觸發(fā)器可以產(chǎn)生 0 或 1 的計(jì)數(shù)，最大計(jì)數(shù)為 2。我們可以使用不同類(lèi)型的觸發(fā)器設(shè)計(jì)，SR、JK、JK 主從、D 型甚至 T 型觸發(fā)器來(lái)構(gòu)建計(jì)數(shù)器。但為了簡(jiǎn)單起見(jiàn)，我們將使用 D 型觸發(fā)器（DFF），也稱(chēng)為數(shù)據(jù)鎖存器，因?yàn)槭褂脝蝹€(gè)數(shù)據(jù)輸入和外部時(shí)鐘信號(hào)，并且也是正邊沿觸發(fā)的。
　　D 型觸發(fā)器（例如 TTL 74LS74）可以由基于 SR 或 JK 的邊沿觸發(fā)觸發(fā)器制成，具體取決于您希望它在時(shí)鐘脈沖的正沿或前沿（0 到 1 轉(zhuǎn)換）還是負(fù)沿或后沿（1 到 0 轉(zhuǎn)換）上改變狀態(tài)。這里我們假設(shè)一個(gè)正沿、前沿觸發(fā)的觸發(fā)器。您可以在以下有關(guān)D 型觸發(fā)器的鏈接中找到更多信息?！　 型觸發(fā)器和真值表

　　d型觸發(fā)器
　　D 型觸發(fā)器 (DFF) 的操作非常簡(jiǎn)單，因?yàn)樗挥幸粋€(gè)數(shù)據(jù)輸入（稱(chēng)為“D”）和一個(gè)額外的時(shí)鐘“CLK”輸入。這允許在時(shí)鐘信號(hào)的控制下存儲(chǔ)單個(gè)數(shù)據(jù)位（0 或 1），從而使 D 型觸發(fā)器成為同步設(shè)備，因?yàn)檩斎攵说臄?shù)據(jù)僅在時(shí)鐘脈沖的觸發(fā)沿傳輸?shù)接|發(fā)器輸出。
　　因此，從真值表可知，如果在施加正時(shí)鐘脈沖時(shí)數(shù)據(jù)輸入端為邏輯“1”（高電平），則觸發(fā)器將置位并在“Q”處存儲(chǔ)邏輯“1”，并在Q處存儲(chǔ)互補(bǔ)的“0”。同樣，如果在施加另一個(gè)正時(shí)鐘脈沖時(shí)數(shù)據(jù)輸入端為低電平，則觸發(fā)器將復(fù)位并在“Q”處存儲(chǔ)“0”，并在Q處存儲(chǔ)結(jié)果“1” 。
　　然后，當(dāng)時(shí)鐘 (CLK) 輸入為高電平時(shí)，D 型觸發(fā)器的輸出“Q”將響應(yīng)輸入“D”的值。當(dāng)時(shí)鐘輸入為低電平時(shí)，“Q”處的條件（無(wú)論是“1”還是“0”）將保持到下一次時(shí)鐘信號(hào)變?yōu)楦唠娖街吝壿嬰娖健?”為止。因此，“Q”處的輸出僅在時(shí)鐘輸入從“0”（低電平）值變?yōu)椤?”（高電平）時(shí)才改變狀態(tài)，使其成為正邊沿觸發(fā)的 D 型觸發(fā)器。請(qǐng)注意，負(fù)邊沿觸發(fā)的觸發(fā)器的工作方式完全相同，只是時(shí)鐘脈沖的下降沿是觸發(fā)沿。
　　現(xiàn)在我們知道了邊沿觸發(fā) D 型觸發(fā)器的工作原理，讓我們看看如何將它們連接在一起形成 MOD 計(jì)數(shù)器。
　　二分頻計(jì)數(shù)器
　　邊沿觸發(fā) D 型觸發(fā)器是一種實(shí)用且用途廣泛的構(gòu)建塊，可用于構(gòu)建 MOD 計(jì)數(shù)器或任何其他類(lèi)型的時(shí)序邏輯電路。通過(guò)將Q輸出重新連接到“D”輸入（如圖所示），并創(chuàng)建反饋回路，我們可以?xún)H使用時(shí)鐘輸入將其轉(zhuǎn)換為二進(jìn)制二分頻計(jì)數(shù)器，因?yàn)镼輸出信號(hào)始終是 Q 輸出信號(hào)的反相?！　《诸l計(jì)數(shù)器和時(shí)序圖

　　除以?xún)蓚€(gè) mod 計(jì)數(shù)器
　　時(shí)序圖顯示“Q”輸出波形的頻率恰好是時(shí)鐘輸入的一半，因此觸發(fā)器充當(dāng)分頻器。如果我們添加另一個(gè) D 型觸發(fā)器，使“Q”處的輸出成為第二個(gè) DFF 的輸入，那么第二個(gè) DFF 的輸出信號(hào)將是時(shí)鐘輸入頻率的四分之一，依此類(lèi)推。因此，對(duì)于“n”個(gè)觸發(fā)器，輸出頻率除以 2n，步長(zhǎng)為 2。
　　請(qǐng)注意，這種分頻方法在順序計(jì)數(shù)電路中使用非常方便。例如，使用 60 分頻計(jì)數(shù)器可以將 60Hz 主頻信號(hào)降低到 1Hz 定時(shí)信號(hào)。6 分頻計(jì)數(shù)器會(huì)將 60Hz 降低到 10Hz，然后將其饋送到 10 分頻計(jì)數(shù)器，將 10Hz 降低到 1Hz 定時(shí)信號(hào)或脈沖等。
　　MOD-4 計(jì)數(shù)器
　　從技術(shù)上講，單個(gè)觸發(fā)器不僅是一種 1 位存儲(chǔ)設(shè)備，而且可以將其視為 MOD-2 計(jì)數(shù)器，因?yàn)樗挥幸粋€(gè)輸出，在施加時(shí)鐘信號(hào)時(shí)，計(jì)數(shù)結(jié)果為 2，即 0 或 1。但單個(gè)觸發(fā)器本身產(chǎn)生的計(jì)數(shù)序列有限，因此，通過(guò)將更多觸發(fā)器連接在一起形成一個(gè)鏈，我們可以增加計(jì)數(shù)容量并構(gòu)建任意值的 MOD 計(jì)數(shù)器。
　　如果單個(gè)觸發(fā)器可以視為模 2 或 MOD-2 計(jì)數(shù)器，那么添加第二個(gè)觸發(fā)器將為我們提供一個(gè) MOD-4 計(jì)數(shù)器，使其能夠以四個(gè)離散步驟進(jìn)行計(jì)數(shù)?？傮w效果是將原始時(shí)鐘輸入信號(hào)除以四。然后，這個(gè) 2 位 MOD-4 計(jì)數(shù)器的二進(jìn)制序列將是：00、01、10 和 11，如圖所示?！　OD-4 計(jì)數(shù)器和時(shí)序圖

　　模數(shù)計(jì)數(shù)器
　　請(qǐng)注意，為簡(jiǎn)單起見(jiàn)，盡管此連接代表異步計(jì)數(shù)器，但上述時(shí)序圖中 QA、QB 和 CLK 的開(kāi)關(guān)轉(zhuǎn)換顯示為同時(shí)進(jìn)行。實(shí)際上，在正向時(shí)鐘 (CLK) 信號(hào)的應(yīng)用與 QA 和 QB 的輸出之間會(huì)有非常小的開(kāi)關(guān)延遲。
　　我們可以使用真值表和狀態(tài)圖直觀地展示這個(gè) 2 位異步計(jì)數(shù)器的操作。
　　MOD-4 計(jì)數(shù)器狀態(tài)圖
　　　　從計(jì)數(shù)器的真值表中我們可以看出，通過(guò)讀取 QA 和 QB 的值，當(dāng) QA = 0 且 QB = 0 時(shí)，計(jì)數(shù)為 00。在施加時(shí)鐘脈沖之后，值變?yōu)?QA = 1，QB = 0，計(jì)數(shù)為 01。在下一個(gè)時(shí)鐘脈沖到來(lái)后，值發(fā)生變化并變?yōu)?QA = 0，QB = 1，計(jì)數(shù)為 10。最后值變?yōu)?QA = 1，QB = 1，計(jì)數(shù)為 11。施加下一個(gè)時(shí)鐘脈沖導(dǎo)致計(jì)數(shù)回到 00，此后它按照二進(jìn)制序列連續(xù)向上計(jì)數(shù)：00、01、10、11、00、01……
　　然后，我們看到 MOD-2 計(jì)數(shù)器由單個(gè)觸發(fā)器組成，而 MOD-4 計(jì)數(shù)器需要兩個(gè)觸發(fā)器，這樣它就可以以四個(gè)離散步驟進(jìn)行計(jì)數(shù)。我們可以輕松地在 MOD-4 計(jì)數(shù)器的末端添加另一個(gè)觸發(fā)器，以生成 MOD-8 計(jì)數(shù)器，從而為我們提供從 000 到 111 計(jì)數(shù)的 2 3二進(jìn)制序列，然后再重置回 000。第四個(gè)觸發(fā)器將構(gòu)成 MOD-16 計(jì)數(shù)器，依此類(lèi)推，事實(shí)上，只要我們?cè)敢?，我們可以繼續(xù)添加額外的觸發(fā)器?！　OD-8 計(jì)數(shù)器和狀態(tài)圖

　　mod-8 mod 計(jì)數(shù)器
　　因此，我們可以構(gòu)造模數(shù)計(jì)數(shù)器，使其具有 2n個(gè)狀態(tài)的自然計(jì)數(shù)，從而給出模數(shù)計(jì)數(shù)為 2、4、8、16 等的計(jì)數(shù)器，然后再重復(fù)。但有時(shí)需要有一個(gè)模數(shù)計(jì)數(shù)器，它在正常計(jì)數(shù)過(guò)程中將其計(jì)數(shù)重置為零，并且沒(méi)有 2 的冪的模數(shù)。例如，模數(shù)為 3、5、6 或 10 的計(jì)數(shù)器。
　　?！癿”計(jì)數(shù)器
　　計(jì)數(shù)器（無(wú)論是同步計(jì)數(shù)器還是異步計(jì)數(shù)器）都按照一組二進(jìn)制數(shù)列一次計(jì)數(shù)，因此“n”位計(jì)數(shù)器自然地充當(dāng)模 2 n計(jì)數(shù)器。但是，我們可以構(gòu)造模計(jì)數(shù)器來(lái)計(jì)數(shù)到我們想要的任何值，方法是使用一個(gè)或多個(gè)外部邏輯門(mén)，使其跳過(guò)幾個(gè)輸出狀態(tài)并在任何計(jì)數(shù)時(shí)終止，將計(jì)數(shù)器重置為零，也就是說(shuō)所有觸發(fā)器的 Q = 0。
　　對(duì)于模數(shù)“m”計(jì)數(shù)器，它們不會(huì)計(jì)數(shù)到所有可能的狀態(tài)，而是計(jì)數(shù)到“m”值，然后返回零。顯然，“m”是一個(gè)小于 2 n 的數(shù)字，（m < 2 n）。那么我們?nèi)绾巫尪M(jìn)制計(jì)數(shù)器在計(jì)數(shù)過(guò)程中返回零呢？
　　幸運(yùn)的是，除了計(jì)數(shù)（向上或向下）之外，計(jì)數(shù)器還可以具有稱(chēng)為CLEAR和PRESET的附加輸入，這使得可以將計(jì)數(shù)清除為零（所有 Q = 0）或?qū)⒂?jì)數(shù)器預(yù)設(shè)為某個(gè)初始值。TTL 74LS74 具有低電平有效的預(yù)設(shè)和清除輸入。
　　為簡(jiǎn)單起見(jiàn)，我們假設(shè) CLEAR 輸入全部連接在一起，并且是高電平有效輸入，當(dāng) Clear 輸入等于 0（低電平）時(shí)，觸發(fā)器可以正常運(yùn)行。但如果 Clear 輸入處于邏輯電平“1”（高電平），則時(shí)鐘信號(hào)的下一個(gè)正邊沿會(huì)將所有觸發(fā)器重置為狀態(tài) Q = 0，而不管下一個(gè)時(shí)鐘信號(hào)的值如何。
　　還要注意，由于所有清除輸入都連接在一起，因此在計(jì)數(shù)開(kāi)始之前，也可以使用單個(gè)脈沖將所有觸發(fā)器的輸出 (Q) 清除為零，以確保計(jì)數(shù)實(shí)際上從零開(kāi)始。此外，一些較大位的計(jì)數(shù)器有一個(gè)額外的 ENABLE 或 INHIBIT 輸入引腳，允許計(jì)數(shù)器在計(jì)數(shù)周期的任何時(shí)間點(diǎn)停止計(jì)數(shù)并保持其當(dāng)前狀態(tài)，然后再繼續(xù)計(jì)數(shù)。這意味著可以隨意停止和啟動(dòng)計(jì)數(shù)器，而無(wú)需將輸出重置為零。
　　Modulo-5 模數(shù)計(jì)數(shù)器
　　假設(shè)我們要設(shè)計(jì)一個(gè) MOD-5 計(jì)數(shù)器，我們?cè)撛趺醋瞿?？首先我們知道“m = 5”，所以 2 n必須大于 5。由于 2 1  = 2、2 2 =  4、2 3 =  8，且 8 大于 5，所以我們需要一個(gè)至少有三個(gè)觸發(fā)器 (N = 3) 的計(jì)數(shù)器，以便為我們提供 000 到 111（十進(jìn)制為 0 到 7）的自然二進(jìn)制計(jì)數(shù)。
　　使用上面的 MOD-8 計(jì)數(shù)器示例。其自然計(jì)數(shù)的真值表如下：　　MOD-8 計(jì)數(shù)器和真值表

　　模數(shù)計(jì)數(shù)器和真值表
　　由于我們要構(gòu)建一個(gè)MOD-5 計(jì)數(shù)器，因此我們需要修改上面的 3 位計(jì)數(shù)器電路，以便它在計(jì)數(shù) 5 后將自身重置回零。即計(jì)數(shù)序列為：1→2→3→4→5→重置，依此類(lèi)推。
　　MOD-5 計(jì)數(shù)器將產(chǎn)生一個(gè)從 0 到 4 的 3 位二進(jìn)制計(jì)數(shù)序列，因?yàn)?000 是有效計(jì)數(shù)狀態(tài)，從而給出二進(jìn)制計(jì)數(shù)序列：000、001、010、011、100。因此，我們需要計(jì)數(shù)器電路在下一個(gè)計(jì)數(shù)狀態(tài)下重置自身，因?yàn)橛?jì)數(shù)六（下一個(gè)計(jì)數(shù)）將產(chǎn)生輸出條件：QA = 1、QB = 0 和 QC = 1（二進(jìn)制），如下面的狀態(tài)圖所示?！　OD-5 計(jì)數(shù)序列

　　mod-5 計(jì)數(shù)序列　　我們可以解碼這個(gè)輸出狀態(tài) 101 (5)，借助 3 輸入與門(mén) (TTL 74LS11) 和反相器或非門(mén) (TTL 74LS04)，給我們一個(gè)信號(hào)，將計(jì)數(shù)器清零 (Clr)。由反相器和數(shù)字邏輯與門(mén)組成的組合邏輯電路的輸入分別連接到 3 位計(jì)數(shù)器輸出：QA、QB 和 QC。

　　3輸入與門(mén)
　　因此，除了我們想要的輸入序列之外，對(duì)于任何輸入組合，3 輸入與門(mén)的輸出都將處于邏輯電平“0”（低電平）。
　　以二進(jìn)制代碼表示，輸出序列數(shù)將如下所示：000、001、010、011、100。
　　雖然計(jì)數(shù)器似乎一直計(jì)數(shù)到 101 狀態(tài)，但當(dāng)異步計(jì)數(shù)序列達(dá)到下一個(gè)二進(jìn)制狀態(tài) 101 (5) 時(shí)，組合邏輯解碼電路將檢測(cè)到此 101 條件，因此 AND 門(mén)將產(chǎn)生邏輯電平“1”(高電平) 輸出，將計(jì)數(shù)器重置回其初始零狀態(tài)。因此，計(jì)數(shù)器只能在此 101 臨時(shí)狀態(tài)保持幾納秒，然后重置回 000。
　　因此，我們可以使用 AND 門(mén)的輸入解碼，在計(jì)數(shù)器輸出 5（十進(jìn)制）計(jì)數(shù)后將其重置為零，從而得到所需的 MOD-5 計(jì)數(shù)器。當(dāng)解碼電路的輸出為低電平時(shí)，它對(duì)計(jì)數(shù)序列沒(méi)有影響?！　∧?shù) 5 模計(jì)數(shù)器和真值表

　　5模計(jì)數(shù)器電路
　　然后，我們可以圍繞基本計(jì)數(shù)器使用組合邏輯解碼電路（同步或異步）來(lái)產(chǎn)生我們需要的任何類(lèi)型的 MOD 計(jì)數(shù)器，因?yàn)槊總€(gè)計(jì)數(shù)器的唯一輸出狀態(tài)都可以解碼以將計(jì)數(shù)器重置為所需的計(jì)數(shù)。
　　在我們上面的簡(jiǎn)單 MOD-5 示例中，我們使用了 3 輸入與門(mén)來(lái)解碼 101 二進(jìn)制輸出狀態(tài)，但可以使用任何邏輯電路以所需計(jì)數(shù)重置觸發(fā)器。
　　然而，使用異步計(jì)數(shù)器產(chǎn)生所需計(jì)數(shù)的任意大小的 MOD 計(jì)數(shù)器的缺點(diǎn)之一是，當(dāng)計(jì)數(shù)器達(dá)到其復(fù)位條件時(shí)，可能會(huì)出現(xiàn)稱(chēng)為“毛刺”的不良影響。
　　在這短暫的時(shí)間內(nèi)，計(jì)數(shù)器的輸出可能會(huì)呈現(xiàn)不正確的值，因此有時(shí)最好使用同步計(jì)數(shù)器作為模數(shù)計(jì)數(shù)器，因?yàn)樗杏|發(fā)器都由相同的時(shí)鐘信號(hào)計(jì)時(shí)，因此同時(shí)改變狀態(tài)。
　　模數(shù) 10 計(jì)數(shù)器
　　十進(jìn)制計(jì)數(shù)器是模數(shù)計(jì)數(shù)器電路的一個(gè)很好的例子，它使用外部組合電路來(lái)產(chǎn)生模數(shù)為 10 的計(jì)數(shù)器。十進(jìn)制（除以 10）計(jì)數(shù)器（例如 TTL 74LS90）在其計(jì)數(shù)序列中有 10 個(gè)狀態(tài)，使其適合需要數(shù)字顯示的人機(jī)交互。
　　十進(jìn)制計(jì)數(shù)器有四個(gè)輸出，產(chǎn)生一個(gè) 4 位二進(jìn)制數(shù)，通過(guò)使用外部 AND 和 OR 門(mén)，我們可以檢測(cè)到第 9 個(gè)計(jì)數(shù)狀態(tài)的發(fā)生，從而將計(jì)數(shù)器重置為零。與其他模數(shù)計(jì)數(shù)器一樣，它逐個(gè)接收輸入時(shí)鐘脈沖，并反復(fù)從 0 計(jì)數(shù)到 9。
　　一旦達(dá)到計(jì)數(shù) 9（二進(jìn)制為 1001），計(jì)數(shù)器就會(huì)返回到 0000，而不是繼續(xù)到 1010。十進(jìn)制計(jì)數(shù)器的基本電路可以由 JK 觸發(fā)器（TTL 74LS73）制成，該觸發(fā)器在時(shí)鐘信號(hào)的負(fù)后沿切換狀態(tài)，如圖所示?！　OD-10 十進(jìn)制計(jì)數(shù)器

　　10 個(gè)十進(jìn)制數(shù)計(jì)數(shù)器
　　MOD 計(jì)數(shù)器摘要
　　我們?cè)诒窘坛讨嘘P(guān)于MOD 計(jì)數(shù)器已經(jīng)看到，二進(jìn)制計(jì)數(shù)器是根據(jù)時(shí)鐘信號(hào)生成二進(jìn)制位序列的順序電路，二進(jìn)制計(jì)數(shù)器的狀態(tài)由所有計(jì)數(shù)器輸出形成的特定組合決定。
　　計(jì)數(shù)器可以產(chǎn)生的不同輸出狀態(tài)的數(shù)量稱(chēng)為計(jì)數(shù)器的模數(shù)或模數(shù)。計(jì)數(shù)器的模數(shù)（或 MOD 數(shù)）是計(jì)數(shù)器在一個(gè)完整計(jì)數(shù)周期內(nèi)經(jīng)過(guò)的唯一狀態(tài)總數(shù)，模 n 計(jì)數(shù)器也稱(chēng)為除以 n 的計(jì)數(shù)器。
　　計(jì)數(shù)器的模數(shù)為：2 n，其中 n = 觸發(fā)器的數(shù)量。因此，3 觸發(fā)器計(jì)數(shù)器的最大計(jì)數(shù)為 2 3 = 8 個(gè)計(jì)數(shù)狀態(tài)，稱(chēng)為 MOD-8 計(jì)數(shù)器。計(jì)數(shù)器可以計(jì)數(shù)的最大二進(jìn)制數(shù)為 2 n –1，最大計(jì)數(shù)為 (111) 2 = 2 3 –1 = 7 10。然后計(jì)數(shù)器從 0 計(jì)數(shù)到 7。
　　常見(jiàn)的 MOD 計(jì)數(shù)器包括 MOD 數(shù)為 2、4、8 和 16 的計(jì)數(shù)器，使用外部組合電路可以配置為計(jì)數(shù)到除最大 2 n模數(shù)以外的任何預(yù)定值。一般來(lái)說(shuō)，可以使用“m”個(gè)觸發(fā)器的任何排列來(lái)構(gòu)建任何 MOD 計(jì)數(shù)器。
　　具有截?cái)嘈蛄械挠?jì)數(shù)器的常見(jiàn)模數(shù)是十 (1010)，稱(chēng)為 MOD-10。序列中具有十個(gè)狀態(tài)的計(jì)數(shù)器稱(chēng)為十進(jìn)制計(jì)數(shù)器。十進(jìn)制計(jì)數(shù)器可用于連接數(shù)字顯示器。其他 MOD 計(jì)數(shù)器包括 MOD-6 或 MOD-12 計(jì)數(shù)器，它們可用于數(shù)字時(shí)鐘以顯示一天中的時(shí)間。