LTspice主要用于模擬仿真。然而，通過整合其數(shù)字元件目錄中的邏輯功能，我們也可以使用它來驗(yàn)證混合信號(hào)電路。我們?cè)谇皟善恼轮醒芯苛薒Tspice數(shù)字元件的結(jié)構(gòu)和仿真行為。在本文中，我們將使用它們來構(gòu)建并行負(fù)載移位寄存器。
　　寄存器是數(shù)字和混合信號(hào)IC的關(guān)鍵子電路。在寄存器中，多個(gè)單比特存儲(chǔ)單元（通常是觸發(fā)器）連接在一起，形成一個(gè)多位存儲(chǔ)設(shè)備。例如，我們需要以下內(nèi)容來制作一個(gè)單字節(jié)寄存器：
　　允許我們同時(shí)從所有八個(gè)觸發(fā)器讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入所有八個(gè)觸發(fā)器的連接。
　　我們剛才描述的是一個(gè)基本的并行輸入、并行輸出寄存器。在移位寄存器中，我們可以將數(shù)字?jǐn)?shù)據(jù)從一個(gè)觸發(fā)器移動(dòng)到下一個(gè)觸發(fā)器。此功能允許我們將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。
　　例如，假設(shè)我們將一個(gè)字節(jié)的并行數(shù)據(jù)加載到移位寄存器中。我們可以按順序通過寄存器的觸發(fā)器移動(dòng)其組件位。然后，序列中的最后一個(gè)觸發(fā)器將原始字節(jié)輸出為八位序列。
　　LTspice移位寄存器　　對(duì)我來說，設(shè)計(jì)一個(gè)只接受串行輸入并產(chǎn)生串行輸出的移位寄存器相對(duì)簡單。觸發(fā)器將連接輸出到輸入，序列中第一個(gè)觸發(fā)器的輸入引腳將是整個(gè)寄存器的串行輸入端子。并行負(fù)載移位寄存器雖然更有用，但也更復(fù)雜。它能夠?qū)⒉⑿袛?shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，需要組合邏輯來實(shí)現(xiàn)多路復(fù)用器功能。

　　圖 1 顯示了并聯(lián)負(fù)載移位寄存器中的前兩個(gè)觸發(fā)器。每個(gè)觸發(fā)器都相當(dāng)于一個(gè)連接到輸入引腳的二對(duì)一多路復(fù)用器。
　　LTspice并行負(fù)載移位寄存器中的兩個(gè)觸發(fā)器和相關(guān)的組合邏輯。
　　圖 1.兩個(gè)觸發(fā)器，具有相關(guān)的組合邏輯，位于LTspice并行負(fù)載移位寄存器中。
　　從原理圖的這一部分，您可以看到：
　　寄存器每個(gè)位的設(shè)計(jì)。
　　一個(gè)位如何連接到序列中的下一個(gè)位。
　　我將此移位寄存器設(shè)計(jì)為四位設(shè)備，盡管它可以很容易地?cái)U(kuò)展到八位或更多位。SPICE軟件沒有針對(duì)仿真數(shù)字邏輯進(jìn)行優(yōu)化，因此在LTspice原理圖中可以包含多少數(shù)字電路存在實(shí)際限制。盡管如此，LTspice可以很好地處理數(shù)字元件，并且像本文中討論的電路不需要很長的仿真時(shí)間。
　　現(xiàn)在我們已經(jīng)熟悉了移位寄存器的基本結(jié)構(gòu)，我們可以仔細(xì)看看它的組合邏輯。
　　重要提示：本原理圖中的所有 AND 和 OR 門都有三個(gè)未使用的輸入連接到公共端子。LTspice的一個(gè)特點(diǎn)是，這樣做會(huì)從仿真中刪除這些輸入，從而使門充當(dāng)雙輸入邏輯門。對(duì)于AND門，這與將這些輸入連接到邏輯低電平輸入或接地不同。
　　了解多路復(fù)用器電路
　　讓我們一步一步地了解移位寄存器組合邏輯的功能。我們將使用圖 2 中所示的參考指示符進(jìn)行討論。其他邏輯模塊具有不同的參考指示符，但以相同的方式工作?！　Tspice移位寄存器中一個(gè)觸發(fā)器的組合邏輯。

　　圖2.移位寄存器中一個(gè)觸發(fā)器的組合邏輯。
　　觸發(fā)器有兩個(gè)輸入信號(hào)：
　　主輸入是從前一個(gè)觸發(fā)器的輸出端接收到的邏輯電壓。它連接到 AND 門 A8。
　　次級(jí)輸入是標(biāo)記為 BIT2 的信號(hào)。它連接到 AND 門 A7。
　　PARALLEL-LOAD信號(hào)決定了哪個(gè)輸入信號(hào)將處于活動(dòng)狀態(tài)。對(duì)于 A7，PARALLEL-LOAD 是其兩個(gè)輸入信號(hào)中的第二個(gè);對(duì)于 A8，第二個(gè)輸入信號(hào)是 PARALLEL-LOAD 的倒數(shù)。這保證了在任何給定時(shí)刻，只有一個(gè)AND門輸出可以為邏輯高電平。
　　為了將并行數(shù)據(jù)加載到寄存器中，我將 PARALLEL-LOAD 設(shè)置為高電平。AND 門 A8 的輸出被驅(qū)動(dòng)至邏輯低電平，A7 通過信號(hào) BIT2。然后，該 BIT2 值通過 A10 傳遞到 D 觸發(fā)器的輸入端，如圖 3 中的綠色長箭頭所示?！　∫莆患拇嫫魈幱诓⒙?lián)負(fù)載模式時(shí)的信號(hào)流。

　　圖3.寄存器處于并聯(lián)負(fù)載模式時(shí)的信號(hào)流 （PARALLEL-LOAD = 高電平）。
　　為了在移位模式下操作寄存器，我將PARALLEL-LOAD設(shè)置為低電平。這會(huì)強(qiáng)制 A7 的輸出達(dá)到邏輯低電平。因此，BIT2 信號(hào)被忽略。
　　同時(shí)，A8的輸出再現(xiàn)了前一個(gè)觸發(fā)器輸出信號(hào)的邏輯電平。信號(hào)從 A8 傳遞到 A10，再從 A10 傳遞到下一個(gè)觸發(fā)器的輸入。觸發(fā)器的輸入現(xiàn)在等于前一個(gè)觸發(fā)器的輸出。圖4顯示了該信號(hào)的路徑?！　〖拇嫫魈幱谝莆荒Ｊ綍r(shí)的信號(hào)流。

　　圖4.寄存器處于移位模式時(shí)的信號(hào)流 （PARALLEL-LOAD = 低電平）。
　　請(qǐng)注意，圖3是一個(gè)同步并聯(lián)負(fù)載。當(dāng)PARALLEL-LOAD為邏輯高電平時(shí)，預(yù)選位值（BIT2）成為D觸發(fā)器的主輸入，而D觸發(fā)器的主輸入僅響應(yīng)時(shí)鐘上的轉(zhuǎn)換而傳輸?shù)捷敵?。LTspice D觸發(fā)器是一款上升沿敏感器件。因此，成功的并行負(fù)載操作要求在時(shí)鐘從邏輯低電平轉(zhuǎn)換到邏輯高電平時(shí)，PARALLEL-LOAD信號(hào)處于活動(dòng)狀態(tài)。