在傳統(tǒng)的信號(hào)鏈設(shè)計(jì)中，我們常常面臨一個(gè)兩難的選擇：對(duì)于低頻信號(hào)，我們傾向于選擇線性度和分辨率極高的Σ-Δ架構(gòu)ADC，但必須接受其較大的延遲；而對(duì)于交流信號(hào)采集，低功耗、低延遲的SAR型ADC則是，卻又不得不在精度上做出妥協(xié)。有沒有一種ADC能夠突破傳統(tǒng)架構(gòu)的局限，兼具Σ-Δ的高精度與SAR的低延遲優(yōu)勢(shì)？ADI新推出的AD4630-24和AD4030-24，正是為應(yīng)對(duì)這一挑戰(zhàn)而生。
　　AD4630-24/AD4632-24均為雙通道、同步采樣、Easy Drive?、2 MSPS或500 kSPS逐次逼近寄存器(SAR)型模數(shù)轉(zhuǎn)換器(ADC)。AD4630-24/AD4632-24具有±0.9 ppm的保證INL和24位無(wú)失碼，在?40°C至+125°C時(shí)可實(shí)現(xiàn)出色的精度。
　　低漂移、內(nèi)部精密基準(zhǔn)電壓源緩沖器簡(jiǎn)化了與其他系統(tǒng)電路的基準(zhǔn)電壓共用。使用5V基準(zhǔn)電壓源時(shí)，AD4630-24/AD4632-24提供106 dB的典型動(dòng)態(tài)范圍。低噪底支持需要較小增益和較低功耗的信號(hào)鏈。具有可編程抽取率的模塊平均濾波器可將動(dòng)態(tài)范圍提高至高達(dá)153 dB。寬差分輸入和共模范圍使輸入可以在未飽和的情況下使用整個(gè)基準(zhǔn)電壓(±VREF)范圍，從而簡(jiǎn)化信號(hào)調(diào)理要求和系統(tǒng)校準(zhǔn)。輕松驅(qū)動(dòng)模擬輸入具有改善的建立特性，可提供廣泛的AD4630-24/AD4632-24兼容型模擬前端元件選擇。支持單端和差分信號(hào)。
　　靈活的多功能Flexi-SPI串行外設(shè)接口(SPI)簡(jiǎn)化了主機(jī)處理器和ADC集成。寬數(shù)據(jù)時(shí)鐘窗口、多個(gè)SDO通道和可選雙數(shù)據(jù)速率(DDR)數(shù)據(jù)時(shí)鐘可將串行時(shí)鐘降至10 MHz，同時(shí)在2 MSPS或500 kSPS的采樣速率下工作?；夭〞r(shí)鐘模式和ADC主機(jī)時(shí)鐘模式放寬了時(shí)序要求并簡(jiǎn)化了數(shù)字隔離器的使用。
　　AD4630-24/AD4632-24采用64引腳芯片級(jí)球柵陣列(CSP_BGA)封裝，集成了所有關(guān)鍵電源和基準(zhǔn)電壓旁路電容，縮小了尺寸，減少了系統(tǒng)元件數(shù)，同時(shí)降低了對(duì)電路板布局的敏感性。