在 PCB 設(shè)計領(lǐng)域，3W 原則是一項廣為人知的經(jīng)驗法則。它要求相鄰信號線的中心間距至少為單根信號線寬度（W）的 3 倍。舉例來說，若線寬為 6mil，那么間距就需≥18mil。這一原則的目標(biāo)是減少信號間的串?dāng)_（Crosstalk），進(jìn)而確保信號完整性（SI）和電磁兼容性（EMC）。

3W 原則是一種防止串?dāng)_的方法，但它僅僅作為一種參考，是幫助理解如何防止串?dāng)_的一種啟發(fā)。在實際的 PCB 設(shè)計中，3W 原則并不能完全滿足避免串?dāng)_的要求。根據(jù)實踐經(jīng)驗，如果沒有屏蔽地線，印制信號線之間大于 1cm 以上的距離才能很好地防止串?dāng)_。所以在 PCB 線路布線時，在噪聲源信號（如時鐘走線）與非噪聲源信號線之間，以及受 EFTlB、ESD 等干擾的 “臟” 線與需要保護(hù)的 “干凈” 線之間，不但要強(qiáng)制使用 3W 原則，而且還要進(jìn)行屏蔽地線包地處理，以此防止串?dāng)_的發(fā)生。另外，并非所有 PCB 上的走線都必須遵照 3W 布線原則。在 PCB 布線前，決定哪些走線必須使用 3W 原則是十分重要的。

那么，為什么是 3W 呢？首先，從減少電場耦合方面來看，實驗表明，當(dāng)間距達(dá)到 3W 時，信號間約 70% 的電場耦合可被抑制，能顯著降低串?dāng)_風(fēng)險。為了減少線間串?dāng)_，應(yīng)保證線間距足夠大，如果線中心距不少于 3 倍線寬，可保持 70% 的線間電場不互相干擾，這就是 3W 規(guī)則。若要達(dá)到 98% 的電場不互相干擾，則可使用 10W 規(guī)則。其次，在磁場耦合控制方面，3W 間距能有效減小互感，抑制高頻信號的磁場干擾。磁場耦合由信號回路間的互感引起，其強(qiáng)度與間距（d）、信號頻率（f）、回路面積（A）等因素相關(guān)。導(dǎo)線中心距越大，互感越??；高頻信號磁場耦合更顯著；信號與返回路徑形成的環(huán)路面積越大，互感越強(qiáng)。互感系數(shù) M 有其簡化公式。

，3W 這個數(shù)值源于工程實踐與電磁場理論，它平衡了布線密度與信號質(zhì)量的需求。例如，兩條走線中間的印制線 3 有一個過孔，這個過孔通常與第三條走線相連，這條走線中可能通過一個易產(chǎn)生電磁破壞的信號，如復(fù)位線、音頻或視頻走線、模擬電路控制走線或者 I/O 接口線等，它將以電感或電容的形式感受額外的電磁能量干擾。為化走線對過孔的串?dāng)_，相鄰走線的距離間隔必須包括過孔直徑和間隙間隔，距離時鐘線的 2W 范圍內(nèi)沒有其他信號。對富含 RF 能量的走線的距離間隔也有同樣的要求，這種走線上的能量可能會耦合到元件的引腳上。

在實際 PCB 的設(shè)計過程中，3W 在很多場景下是很難滿足的。在實操時，首先要識別出需要走 3W 的信號，像一些高速信號就需要遵循，而一些 GPIO、I2C、UART 等信號其實不需要滿足這么寬的間隔。只要不影響到產(chǎn)品正常工作的串?dāng)_都是可以接受的，這與產(chǎn)品的實際應(yīng)用或要求有關(guān)。例如，USB3.0 規(guī)范中就定義了線纜的串?dāng)_，這個串?dāng)_還分為了 superspeed pairs 的串?dāng)_以及 superspeed 與 D+/D - 之間的串?dāng)_。對于一些更高速的總線或者要求更高的總線，串?dāng)_的要求會比較復(fù)雜，計算的是 ICN（Integrated crosstalk noise）。不過，很多工程師看到相關(guān)公式可能會感到困惑。其實，對于串?dāng)_而言，在沒有特殊要求的情況下，可按照信號幅值或者電源電壓大小的 5% 或者 - 26dB 計算，如果信號幅值或者電源電壓比較小，則把要求再定緊一些，比如 1% 或者 - 40dB。但具體到實際項目時，還要考慮實際情況，因為串?dāng)_不僅與信號傳輸?shù)慕Y(jié)構(gòu)有關(guān)，還與信號本身（激勵源的上升時間、激勵源與受干擾源的相位等）有關(guān)。

當(dāng)串?dāng)_不滿足要求時，有多種應(yīng)對策略。比如地線隔離，在關(guān)鍵信號線間插入地線（Guard Trace），利用地電位吸收干擾，像高速時鐘線旁布設(shè)接地過孔或連續(xù)地平面。層疊結(jié)構(gòu)優(yōu)化方面，相鄰信號層采用正交布線（如一層水平，另一層垂直），減少層間耦合；增加地層作為屏蔽，如使用 “信號 - 地 - 信號” 的層疊順序。差分信號技術(shù)是對高速信號（如 USB、HDMI）采用差分對設(shè)計，依賴自身的抗干擾特性降低對間距的要求。端接匹配則是添加串聯(lián)端接電阻或并聯(lián)終端電阻，減少信號反射，從而降低串?dāng)_敏感度。還可以局部犧牲布線密度，優(yōu)先確保高頻 / 敏感信號滿足 3W，對低頻或非關(guān)鍵信號適當(dāng)放寬間距。仿真驗證也是重要的一環(huán)，使用 SI/PI 工具（如 HyperLynx、Sigrity）評估串?dāng)_水平，通過仿真結(jié)果指導(dǎo)例外處理。避免串?dāng)_不能單靠 3W 拉開距離，因為空間有限，還應(yīng)從 PCB 設(shè)計和布局方面來考慮，例如根據(jù)功能分類邏輯器件系列，保持總線結(jié)構(gòu)被嚴(yán)格控制；化元器件之間的物理距離；高速信號線及元器件（如晶振）要遠(yuǎn)離 I/O 互連接口及其他易受數(shù)據(jù)干擾及耦合影響的區(qū)域；對高速線提供正確的終端；避免長距離互相平行的走線布線，提供走線間足夠的間隔以化電感耦合；相臨層（微帶或帶狀線）上的布線要互相垂直，以防止層間的電容耦合；降低信號到地平面的距離間隔；分割和隔離高噪聲發(fā)射源（時鐘、I/O、高速互連），不同的信號分布在不同的層中；盡可能地增大信號線間的距離，這可以有效地減少容性串?dāng)_；降低引線電感，避免電路使用具有非常高阻抗的負(fù)載和非常低阻抗的負(fù)載，盡量使模擬電路負(fù)載阻抗穩(wěn)定在 10Ω～10kΩ 之間，因為高阻抗的負(fù)載將增加容性串?dāng)_，在使用非常高阻抗負(fù)載時，由于工作電壓較高，導(dǎo)致容性串?dāng)_增大，而在使用非常低阻抗負(fù)載時，由于工作電流很大，感性串?dāng)_將增加；將高速周期信號布置在 PCB 的內(nèi)層；使用阻抗匹配技術(shù)，以保證信號完整性，防止過沖；注意對具有快速上升沿 (tr≤3ns) 的信號，進(jìn)行包地等防串?dāng)_處理，將一些受 EFTlB 或 ESD 干擾且未經(jīng)濾波處理的信號線布置在 PCB 的邊緣；盡量采用地平面，使用地平面的信號線相對于不使用地平面的信號線來說將獲得 15～20dB 的衰減；對信號高頻信號和敏感信號進(jìn)行包地處理，雙面板中使用包地技術(shù)將獲得 10～15dB 的衰減；使用平衡線，屏蔽線或同軸線；對騷擾信號線和敏感線進(jìn)行濾波處理；合理設(shè)置層和布線，合理設(shè)置布線層和布線間距，減小并行信號長度，縮短信號層與平面層的間距，增大信號線間距，減小并行信號線長度（在關(guān)鍵長度范圍內(nèi)），這些措施都可以有效減小串?dāng)_。

總之，PCB 布線中的 3W 原則雖然重要，但在實際應(yīng)用中需要綜合多方面因素進(jìn)行考量和靈活運用，以確保 PCB 設(shè)計的質(zhì)量和性能。