我們討論的模型描繪了一個(gè)理想的 MOSFET，并且由于早期 MOS 晶體管的溝道尺寸較長，因此對(duì)于早期 MOS 晶體管來說相當(dāng)準(zhǔn)確。然而，后續(xù)研究和晶體管的持續(xù)小型化都揭示了晶體管行為中的一系列非理想性。本文將介紹這些非理想性的基礎(chǔ)知識(shí)以及它們?nèi)绾斡绊懩M集成電路中的晶體管性能。
　　寄生電容
　　由于 MOSFET 的物理實(shí)現(xiàn)，在端子結(jié)之間形成了以下寄生電容：
　　C GS：柵極-源極電容。
　　C GD：柵極-漏極電容。
　　C GB：柵極至體電容。
　　C SB：源至體電容。
　　C DB：漏極至體電容。

　　在設(shè)計(jì)包含 MOSFET 的模擬 IC 時(shí)，這些電容對(duì)電路帶寬影響很大。圖 1 顯示了它們的位置。

　　標(biāo)有寄生電容的 NMOS 晶體管結(jié)構(gòu)。
　　圖 1.具有寄生電容的 MOSFET 結(jié)構(gòu)。
　　電容值根據(jù)工作區(qū)域而變化，我們將在接下來的章節(jié)中討論。
　　柵極-源極電容和柵極-漏極電容
　　雖然圖 1 中沒有顯示，但在晶體管制造過程中，源極和漏極會(huì)略微延伸到柵極下方。在柵極與源極或漏極重疊的區(qū)域，會(huì)形成一個(gè)電容器，柵極氧化物 (SiO 2 ) 是它們之間的電介質(zhì)。此重疊的長度稱為L diff。
　　由氧化物電容 ( C ox )形成的柵極 - 源極 (或漏極) 電容的值可以按以下公式計(jì)算：
　　$$C_{GS}~=~C'_{ox}~\times~W~\times~L_{diff}$$等式 1.
　　在哪里：
　　C' ox等于 \(\frac{\epsilon_{ox}}{t_{ox}}\)ε ox是二氧化硅的介電常數(shù)
　　t ox是柵極氧化層的厚度（圖1所示的高度）。
　　這個(gè)簡單的柵極-源極（或漏極）電容公式僅在源極和漏極彼此分離時(shí)才有效，當(dāng)晶體管處于截止或飽和狀態(tài)時(shí)（因?yàn)橥ǖ罆?huì)夾斷）才有效。在線性區(qū)域中，源極和漏極通道實(shí)際上被電阻通道“短路”，因此我們只需要關(guān)注柵極和通道之間的氧化物電容。
　　由于該器件是對(duì)稱的，因此在線性區(qū)域中，我們可以假設(shè)源極和漏極將各自占據(jù)氧化物電容值的一半。柵極 - 源極和柵極 - 漏極值可以計(jì)算如下：
　　$$C_{GS}~=~C_{GD}~=~\frac{1}{2}~\times~W~\times~L~\times~C'_{ox}$$等式 2.
　　柵極至體電容
　　C GD的值實(shí)際上由兩個(gè)獨(dú)立電容器的并聯(lián)組合而成：
　　氧化電容，位于柵極和襯底之間。
　　耗盡電容器，形成于耗盡層（溝道和襯底之間的區(qū)域）與襯底之間。
　　氧化物電容值可利用以下公式計(jì)算：
　　$$C_{ox}~=~C'_{ox}~\times~W~\times~L$$
　　等式 3.
　　以及耗盡電容，使用這個(gè)：
　　$$C_{dep}~=~CGBO~\times~W~\times~L$$
　　等式 4.
　　其中CGBO是依賴于晶體管物理特性的柵極體重疊電容項(xiàng)。
　　氧化物和耗盡電容器彼此并聯(lián) - 當(dāng)兩者都存在時(shí)，它們相加。在截止區(qū)，由于柵極和主體之間沒有通道，C GB 的值是公式 3 和公式 4 的總和。一旦存在通道，C ox就會(huì)與主體斷開，就像我們之前討論的柵極到源極/漏極電容一樣。因此， C GD的值等于C dep，可以使用公式 4 找到。
　　源極至體電容和漏極至體電容
　　推導(dǎo)C SB和C DB的值需要大量的器件物理知識(shí)。這些值由結(jié)電容 ( C J ) 決定。C J的值由耗盡區(qū)寬度決定，而耗盡區(qū)寬度又取決于 MOSFET 內(nèi)的摻雜濃度。
　　我們需要從中得出的結(jié)論是，C SB和C DB將保持在源極或漏極和主體之間的連接處恒定，因?yàn)槎俗拥某叽缭诓僮鲄^(qū)域之間不會(huì)改變。
　　電容值匯總
　　表 1 總結(jié)了 MOSFET 按工作區(qū)域的寄生電容值。
　　表 1.寄生電容值。
　　電容隔斷線性 (Linear)飽和
　　C GS和C GD
　　\（C'_{ox}~\times~W~\times~L_{diff}\）
　　\（ \frac{1}{2}~\times~W~\times~L~\times~C'_{ox}\）\（C'_{ox}~\times~W~\times~L_{diff}\）國標(biāo)
　　\（C_{ox}~+~C_{dep}\）
　　\（C_ {dep} \）\（C_ {dep} \）
　　C SB和C DB
　　\（C_{J}\）
　　\（C_{J}\）\（C_{J}\）
　　身體效應(yīng)
　　我們之前討論了晶體管的體極和源極端子通常連接到相同的電位，但沒有解釋為什么會(huì)這樣。為了理解原因，讓我們更深入地了解一下當(dāng)V GS的值從 0 增加到大于閾值電壓 ( V th ) 時(shí)物理晶體管的情況。
　　隨著V GS從零緩慢增加，硅中的正空穴被推離柵極，留下帶負(fù)電的離子。這會(huì)產(chǎn)生耗盡層- 不存在電荷載流子的區(qū)域。隨著V GS繼續(xù)增加，柵極電荷開始慢慢增長到大于耗盡層的電荷，因此源極和漏極之間可以形成電子通道。

　　假設(shè)體電壓變得比源極更負(fù)（V SB > 0）?，F(xiàn)在更多的空穴被吸引到體端，導(dǎo)致在通道附近形成更大的耗盡區(qū)。這意味著閾值電壓增加，因?yàn)楝F(xiàn)在需要更大的柵極電壓來克服耗盡區(qū)的電荷并形成通道。當(dāng)V SB < 0 時(shí)，情況相反：在通道附近形成較小的耗盡區(qū)，并且V th相應(yīng)地下降。

　　體效應(yīng)如圖2所示。
　　MOSFET 中體效應(yīng)的一個(gè)例子。
　　圖 2. I D與V GS隨V SB變化的關(guān)系（淺藍(lán)色： V SB = 0 V；綠色： V SB = –0.5 V；紅色： V SB = 0.5 V）。
　　關(guān)于體效應(yīng)的閾值電壓可以計(jì)算如下：
　　$$V_{th}~=~V_{th0}~+~\gamma \sqrt{2 \Phi_{F}~+~V_{SB}}~-~\sqrt{2| \Phi_{F}|}$$等式 5.
　　在哪里：
　　V th0是標(biāo)稱閾值電壓
　　Φ F是硅的費(fèi)米勢(shì)。
　　體效應(yīng)對(duì)模擬設(shè)計(jì)有很大的影響——將晶體管堆疊在一起是很常見的，這會(huì)導(dǎo)致體效應(yīng)以非平凡的方式改變閾值電壓。
　　通道長度調(diào)制
　　理論上，飽和狀態(tài)下的晶體管應(yīng)充當(dāng)具有無限輸出電阻的完美電流源。實(shí)際上，當(dāng)溝道夾斷時(shí)，V DS仍會(huì)對(duì)漏極電流產(chǎn)生影響，因此晶體管的輸出電阻很大但有限。這是由于一種稱為溝道長度調(diào)制的現(xiàn)象，其中隨著飽和區(qū)漏極電壓的增加，溝道長度開始逐漸減小。
　　為了適應(yīng)溝道長度調(diào)制，我們將飽和狀態(tài)下的漏極電流方程調(diào)整為：
　　$$I_{D}~=~\mu C_{ox} \frac{W}{L}( V_{GS}~-~V_{th})^{2} ( 1~+~ \lambda V_{DS} )$$等式 6.
　　通道長度調(diào)制系數(shù)λ 計(jì)算如下：
　　$$\frac{\Delta L}{L} V_{DS}~=~\lambda$$
　　等式 7.
　　由此，我們可以計(jì)算出飽和狀態(tài)下的輸出電阻（ROUT）為：
　　$$R_{OUT}~=~\frac{1}{ \mu \lambda C_{ox} \frac{W}{L} ( V_{GS}~-~V_{th})^{2} }$$等式 8.
　　亞閾值傳導(dǎo)
　　之前，我們定義了三個(gè)晶體管工作區(qū)域：截止、線性和飽和。實(shí)際上，還有第四個(gè)：亞閾值區(qū)域，這在超低功耗模擬 IC 設(shè)計(jì)中非常流行。
　　形成該區(qū)域的原因是，晶體管不會(huì)在V GS低于V th時(shí)準(zhǔn)確關(guān)閉。相反，擴(kuò)散電流在源極和漏極之間形成一個(gè)小通道。當(dāng)V GS < V th時(shí)，該擴(kuò)散電流不可忽略，并且與V GS呈指數(shù)相關(guān)。由此產(chǎn)生的亞閾值區(qū)域的I - V曲線計(jì)算如下：
　　$$I_{D}~=~I_{S}e^{(\frac{V_{GS}}{ \xi V_{T}})}$$等式 9.
　　在哪里：
　　I S是晶體管的特定電流，與 \frac{W}{L}\) 成正比。
　　ξ 是非理想因子（在硅中 > 1）
　　V T是熱電壓，等于\（\frac{k\text{T}}{q}\）。
　　遷移率下降和速度飽和
　　晶體管內(nèi)的漂移電流由內(nèi)部電場(chǎng)決定，隨著晶體管尺寸的縮小，其電場(chǎng)迅速增加。事實(shí)證明，對(duì)于短溝道晶體管，晶體管內(nèi)可以實(shí)現(xiàn)的少數(shù)載流子速度有一個(gè)值。這被稱為飽和速度。
　　這限制了某些器件相對(duì)于V GS和V DS 的電流增加，因?yàn)樗鼈兊尿?qū)動(dòng)電流終會(huì)達(dá)到值。此外，隨著電場(chǎng)的不斷增加，這些載流子的遷移率會(huì)降低，導(dǎo)致在這些非常高的電壓下驅(qū)動(dòng)電流會(huì)降低。這種短溝道效應(yīng)是現(xiàn)代晶體管行為的眾多方面之一，無法通過我們?cè)谏弦黄恼轮醒芯康钠椒铰煞匠虂眍A(yù)測(cè)。
　　漏極誘導(dǎo)勢(shì)壘降低 (DIBL)
　　當(dāng)V DS變得足夠大時(shí)，漏極開始吸引負(fù)電荷到柵極下方的表面，幫助柵極形成通道。因此，有效閾值電壓會(huì)降低，形成V th與V DS成反比的關(guān)系。這被稱為漏極感應(yīng)勢(shì)壘降低，簡稱 DIBL。