流行的 I 2 C 通信標準僅使用一條非常簡單的兩針總線（SCL 和 SDA）即可實現(xiàn)靈活的串行 I/O。它通過雙向時序和數(shù)據(jù)流實現(xiàn)了這一技巧。雙向流有利于節(jié)省引腳，但由于使用無源上拉電阻，因此不太適合節(jié)省功率?？偩€上拉電阻必須選擇得足夠低（從而通過足夠的電流），以便以所選數(shù)據(jù)速率決定的速度對寄生總線電容進行充電。圖 1說明了這種不方便的算法。

　　圖 1 I 2 C 總線速度與有效上拉電阻成反比。德州儀器應用 SLVA689
　　被動“上拉”過程中消耗的V/R電流量和V 2 /R功率取決于總線電容、上拉電壓和占空比；如圖 1 所示，對于快速模式 400 kHz、V = 5 V 和 Cb = 400 pF，消耗的電流量可能高達5V/1k = 5 mA和5 2 /1k = 25 mW。這很容易占到整個系統(tǒng)功耗的很大一部分。

　　那么如何節(jié)省一些多余的電流和功率呢？圖 2顯示了一種方法：有源上拉，其值選擇為圖 1 中所示的壞情況組合，即高速 (400 kHz) 和高電容 (400 pF)。
　　圖 2再生有源上拉電路（需要兩個電路之一），其值是根據(jù)圖 1 所示的壞情況組合選擇的。

　　這種簡單的電路拓撲結構，雖然宣稱其目的是為了節(jié)省上拉功率，但其起點并不高：無源上拉電阻 R1。整個電路的工作原理如圖3所示。

　　圖 3圖像內標記的有源上拉波形和 4 步序列。
　　有源上拉過程分為四個步驟。
　　釋放相關總線信號線（即 SCL 或 SDA）可使 R1 開始被動上拉并開始為總線電容充電。由此產(chǎn)生的電壓上升很慢，因為 R1 比圖 1 中按需要計算的 1k 大 4 倍多。顯然，它永遠無法足夠快地完成上升時間！
　　但請稍等：產(chǎn)生的信號由 C1 耦合到 Q2 的基極。因此，在過程的第 2 步，Q2 導通，帶動 Q1 導通，并啟動一個非?？焖俚恼答伝芈罚摶芈夫寗觾蓚€晶體管進入飽和狀態(tài)，并在數(shù)十納秒內完成總線電容充電；消除 R1 上的壓降并結束其功耗。
　　22 pF C1 的時間常數(shù)非常短，它作用于 Q2 的基極阻抗，使 C1 放電并終止晶體管的驅動，從而使它們開始關閉并結束有源上拉。這為 Q1 和 Q2 提供了從飽和狀態(tài)恢復的時間。
　　下拉開始總線活動的下一個周期并通過 D1 對 C1 重新充電，這也可以保護 Q2 有限的（僅 4.5 V）反向 Vbe 額定值。