在生成干凈或可靠的復位信號之前，監(jiān)控器 IC 所需要的只是稱為上電復位 (VPOR) 的電壓。在達到電源電壓之前，復位信號的狀態(tài)是不確定的。

　　漏極開路配置

　　推挽式配置
　　圖 1. 用于復位拓撲的開漏配置和推挽配置。圖片由 Bodo's Power Systems提供
　　一般來說，我們稱這種故障為復位。RESET 引腳主要使用兩種不同的拓撲：漏極開路和推挽式（圖 1）。兩種拓撲均使用 NMOS 作為下拉 MOSFET。
　　上電期間，如果電源電壓低于V POR，則內部電路沒有足夠的電壓驅動輸出MOSFET 工作，因此輸出MOSFET 關閉。監(jiān)控器無法控制輸出復位電壓。復位電壓將與上拉電壓 (V PULLUP ) 成比例上升，一旦電源電壓高于 V POR電壓，內部 MOSFET 將驅動 RESET 引腳至有效狀態(tài)。
　　電壓監(jiān)控器可用于監(jiān)控 FPGA、ASIC 或 DSP 的低壓軌，其中電壓可低至 1V。在低電壓處理器中，I/O 邏輯電平非常敏感，VIH 可以低至 0.5V，如圖 3 所示。
　　上電期間，F(xiàn)PGA、ASIC 或 DSP 需要處于 RESET 狀態(tài)，直到所有電源軌穩(wěn)定為止。由于當 VDD 低于 V POR時，RESET 可能會出現(xiàn)故障，因此該故障可能會觸發(fā) FPGA 的未知狀態(tài)。一旦 VDD 高于 V POR電壓，內部 MOSFET 就會導通，將 RESET 連接到 GND，并使 RESET 輸出正確的低邏輯電平。

　

　　圖 2. 這就是復位如何與上拉電壓 (VPULLUP) 成比例上升，從而導致通常所說的復位毛刺。圖片由 Bodo's Power Systems提供

　　圖 3. 監(jiān)控器與低壓 ASIC、FPGA 或 DSP 的接口。圖片由 Bodo's Power Systems提供

　　圖 4. 復位時出現(xiàn)故障的上電順序。圖片由 Bodo's Power Systems提供
　　隨著電子行業(yè)向低壓半導體發(fā)展，模擬芯片制造商也在努力提供傳統(tǒng)監(jiān)控器的無故障監(jiān)控器。制造商只能通過改進工藝來降低 V POR電壓，但真正的無故障監(jiān)控器需要新的架構。

　　目前，系統(tǒng)工程師使用帶有傳統(tǒng)監(jiān)控器的外部電路來模擬圖 5 所示監(jiān)控器的無毛刺特性。通過添加配置為源極跟隨器配置的標準 JFET，源極電壓將跟隨VG 減去 JFET 的閾值電壓。JFET 的閾值導致 VG 和 VOUT 之間出現(xiàn)大約 1V 的壓降，并消除輸出上的電壓電位上升，直到內部電路開始運行。

　　圖 5. 具有外部 P-JFEF 的傳統(tǒng)監(jiān)控器，可實現(xiàn)無故障運行。圖片由 Bodo's Power Systems提供

　　圖6.  MAX16162的應用圖和相應的時序圖。圖片由 Bodo's Power Systems提供
　　真正的無故障監(jiān)控器可以通過復位吸收電流，即使在 VCC 為零的情況下，也會強制復位至接地電位。圖 6 顯示了電路中真正無干擾監(jiān)控器的示例。MAX16161/MAX16162無需任何外部元件即可實現(xiàn)無故障運行，因此尺寸小巧且具有成本效益。