單片集成電路 (IC) 是一種所有功能都在單個硅芯片（也稱為芯片）上實現(xiàn)的電路。使用極紫外 (EUV) 光刻工藝的芯片的實際尺寸約為 25 mm x 25 mm = 625 mm 2。盡管可以制造更大的骰子，但它們的產(chǎn)量開始迅速下降。因此，針對當(dāng)今數(shù)十億晶體管器件的一種解決方案是將設(shè)計分解為安裝在硅中介層上的多個較小芯片，并以單個封裝形式呈現(xiàn)。在這種情況下，較小的芯片被稱為小芯片或塊，而終器件被稱為多芯片系統(tǒng)。
　采用基于小芯片的方法有多種優(yōu)點。這些包括提高產(chǎn)量、降低芯片成本以及利用工藝技術(shù)實現(xiàn)不同功能的能力。此外，還增加了靈活性和定制選項，因為設(shè)計人員可以針對不同的應(yīng)用挑選合適的小芯片。這種方法提供了更高的可擴展性，因為更多的小芯片可以通過在不同產(chǎn)品中以各種組合重復(fù)使用現(xiàn)有小芯片來滿足更高的工作負載需求并縮短上市時間。
　像英特爾這樣的一些公司多年來一直在使用基于小芯片的技術(shù)，但這些公司通常是完全控制整個設(shè)計流程的局外人。多芯片系統(tǒng)開發(fā)人員的夢想是能夠從多個供應(yīng)商處獲取硬小芯片 IP，就像當(dāng)今的 SoC 設(shè)計人員使用第三方供應(yīng)商的軟 IP 功能一樣。
　人們普遍認為小芯片將為未來的設(shè)計提供動力，但未來是什么意思？就在一年前，行業(yè)預(yù)測廣泛采用的時間表將是五到六年。然而，近有幾家公司推出了chiplet產(chǎn)品，這表明采用chiplet技術(shù)可能會比預(yù)期更快。
　當(dāng)然，和往常一樣，房間里有一頭大象。未來的許多小芯片的尺寸和復(fù)雜性將超過當(dāng)今 IC（ASIC、ASSP 和 SoC）。此外，當(dāng)今大多數(shù) IC 都采用某種形式的片上網(wǎng)絡(luò) (NoC)，它可以被視為跨越整個 IC 的互連 IP。這些基于 NoC 的小芯片如何相互通信？
　D2D互聯(lián)場景

　可以識別各種小芯片到小芯片的互連場景。這種互連通常稱為芯片到芯片 (D2D)，以避免與印刷電路板 (PCB) 級別的芯片到芯片 (C2C) 互連混淆。首先，考慮一些非相干 D2D 互連的可能性（圖 1）。

　圖 1以下是三個非相干互連示例。動脈
　簡單的選項僅涉及兩個具有直接 D2D 連接的小芯片，如圖 1a 所示。更復(fù)雜的示例涉及更多數(shù)量的骰子（圖 1b），但仍然具有直接 D2D 連接和啟動時的靜態(tài)映射模式配置。在涉及小芯片跳躍的間接 D2D 路由的情況下（圖 1c），有兩種可能性：啟動時的靜態(tài)映射模式配置或運行時的動態(tài)映射模式配置。圖 1 中的所有三個示例都假設(shè)異構(gòu)骰子，但多個同質(zhì)（相同）骰子也是一種選擇。

　接下來，考慮一些相干 D2D 互連示例（圖 2）。在這種情況下，除了處理器和加速器緩存等任何芯片上內(nèi)存之外，我們還展示了 DDR 等外部內(nèi)存 (MEM) 的可能部署，由較大的灰色矩形表示。這些存儲器位于多芯片系統(tǒng)封裝外部，需要片上存儲器控制器 IP，如較小的灰色矩形所示。

　圖 2上圖顯示了三個相干互連示例。動脈
　簡單的相干互連形式是異構(gòu)和非對稱的，如圖 2a 所示。在這種情況下，有一個清晰的主機小芯片連接到外部存儲器。另一方面，我們有一個同質(zhì)且對稱的架構(gòu)（圖 2c）。在這種情況下，每個小芯片都可以與自己的內(nèi)存和所有其他小芯片的內(nèi)存進行通信。顯然，這很快就會變得復(fù)雜。此外，設(shè)計人員需要非常小心與 D2D 通信相關(guān)的任何瓶頸和延遲。
　我特別感興趣的是，當(dāng)我參加在比利時魯汶舉行的以汽車為中心的 Chiplet 活動時，有人談?wù)摀碛幸粋€特殊的 NoC Chiplet，為所有其他 Chiplet 提供對共享內(nèi)存的訪問同時也充當(dāng)一種仲裁者（圖2b）。這個想法是讓這個小芯片（圖中顯示為 Die X）充當(dāng)集線器。其他小芯片正在競爭對中央共享內(nèi)存的訪問，因此有必要調(diào)節(jié)緩存一致性。這種情況允許設(shè)計人員將智能構(gòu)建到集線器中。
　更深入的 D2D 互連研究

　讓我們更深入地了解一下 D2D 互連（圖 3）。我們將從小芯片本身使用的 NoC 開始。設(shè)計人員可以使用各種 NoC 技術(shù)。例如，Arm 的微控制器總線架構(gòu) (AMBA) 采用非相干可擴展接口 (AXI) 協(xié)議和相干集線器接口 (CHI) 協(xié)議。

　圖 3芯片到芯片 (D2D) 互連示例突出顯示了 NoC（左）。動脈
　假設(shè)設(shè)計人員使用 AXI 或 CHI 等 NoC 協(xié)議，或者可以生成和接收 AXI 或 CHI 流量的 NoC IP，則任何出站流量都必須打包為某種流接口格式（如 CXS）。然后，打包的數(shù)據(jù)被傳遞到鏈路層控制器和相關(guān)的 PHY。
　物理層將使用 Bunch of Wires (BoW)、Universal Chiplet Interconnect Express (UCIe) 或 Synopsys eXtra Short Reach (XSR) 等技術(shù)來實現(xiàn)。同樣，入站流量將通過關(guān)聯(lián)的 PHY 和鏈路層并解包到 AXI 或 CHI。
　早期，多種選擇
　值得注意的是，我們?nèi)蕴幱谶@項技術(shù)的早期階段，人們?nèi)栽谘芯孔屗惺挛锖兔總€人一起玩耍的各種方式。例如，由于小芯片可能采用來自各個第三方供應(yīng)商的 IP 塊，并且每個 IP 塊可能采用其自己的數(shù)據(jù)寬度、時鐘頻率和互連協(xié)議，因此 NoC 可能需要適應(yīng)已定義的多個標(biāo)準(zhǔn)協(xié)議并被業(yè)界采用，例如 OCP、APB、AHB、AXI、CHI、STBus 和 DTL。
　為了解決這個問題，小芯片設(shè)計人員可能會轉(zhuǎn)向非相干和相干互連 IP，因為這兩種 NoC 都支持廣泛的協(xié)議。
　如果小芯片設(shè)計人員選擇使用互連 IP，他們可以自己實現(xiàn)打包/解包 IP，并從第三方供應(yīng)商獲取鏈路層和 PHY IP?；蛘?，打包/解包IP可以與鏈路層和PHY IP捆綁在一起。另一種選擇是打包/解包 IP 由 NoC 供應(yīng)商作為模塊提供。