PCB 評估期間需要考慮許多因素。必須根據(jù)設(shè)計的復(fù)雜性來選擇要使用的工具。隨著系統(tǒng)復(fù)雜性的增加，控制物理布線和電氣元件的需求也隨之增加，為約束輸入成為設(shè)計過程中的關(guān)鍵路徑鋪平了道路。

    然而，太多的設(shè)計約束會限制設(shè)計的靈活性。工程師必須了解他們的設(shè)計和設(shè)計規(guī)則，以便知道何時靈活運(yùn)用。

    圖 1：典型的集成系統(tǒng)設(shè)計從設(shè)計定義或原理圖輸入開始。
    典型的集成系統(tǒng)設(shè)計從設(shè)計定義或原理圖輸入開始。設(shè)計定義與約束編輯緊密集成，設(shè)計人員可以在其中定義物理和電氣約束。電氣約束將驅(qū)動模擬器進(jìn)行布局前和布局后分析的網(wǎng)絡(luò)驗證。
    仔細(xì)觀察設(shè)計定義，您會發(fā)現(xiàn)它還與 FPGA/PCB 集成相關(guān)，旨在提供雙向集成、數(shù)據(jù)管理以及在 FPGA 和 PCB 之間執(zhí)行并發(fā)設(shè)計的能力。
    在布局階段，在設(shè)計定義期間輸入的相同約束規(guī)則用于物理實現(xiàn)。這減少了紙張排版容易出錯的可能性。引腳交換、柵極交換甚至 IO。銀行交換必須更新回設(shè)計定義，以便設(shè)計同步。
    在評估過程中，設(shè)計者應(yīng)該考慮哪個因素重要。以下是設(shè)計人員在評估現(xiàn)有工具的功能或采購新工具時必須考慮的趨勢列表。
    1. 高密度互連（HDI）。半導(dǎo)體的復(fù)雜性和門總數(shù)的增加要求 IC 具有更多的引腳以及更細(xì)的引腳間距。目前，1mm間距BGA上有超過2,000個引腳，0.65mm間距器件上有296個引腳是很常見的。
    對更快上升時間的需求加上 SI 的需要需要越來越多的電源和接地引腳。因此，這推動了對多層中層的需求以及對帶有微孔的 HDI 的需求。
    HDI 是為滿足這些需求而開發(fā)的互連技術(shù)。微孔、更薄的電介質(zhì)以及更小的走線和空間是 HDI 的主要特征。
    2.射頻設(shè)計。RF 電路應(yīng)直接設(shè)計到系統(tǒng)原理圖和系統(tǒng)板布局中，而不是在單獨(dú)的環(huán)境中進(jìn)行后續(xù)轉(zhuǎn)換。
    仍然需要射頻仿真環(huán)境的所有仿真、調(diào)諧和優(yōu)化功能，但仿真環(huán)境可以提供比實際設(shè)計更原始的數(shù)據(jù)。因此，消除了數(shù)據(jù)模型之間的差異和設(shè)計轉(zhuǎn)換的問題。
    首先，設(shè)計人員可以在系統(tǒng)設(shè)計和射頻仿真之間直接進(jìn)行交叉探測。其次，如果設(shè)計人員有大型或復(fù)雜的射頻設(shè)計，他們可以將電路仿真分布到多個計算平臺上并行運(yùn)行，從而縮短仿真時間?；蛘?，他們可以將多模塊設(shè)計中的每個電路發(fā)送到單獨(dú)的模擬器。
    3.先進(jìn)封裝。現(xiàn)代產(chǎn)品的功能復(fù)雜性不斷增加，需要相應(yīng)增加無源器件，主要是低功耗高頻應(yīng)用的去耦電容器和終端電阻器。
    盡管多年來無源器件的 SMD 封裝已大幅縮小，但在嘗試實現(xiàn)密度時，答案仍然是相同的：將它們埋起來。印刷組件從 MCM 和混合器件過渡到當(dāng)今的系統(tǒng)級封裝和作為嵌入式無源器件的 PCB。
    一路走來，它們已經(jīng)適應(yīng)了當(dāng)前的制造技術(shù)。例如，在層壓結(jié)構(gòu)中包含電阻材料層以及在 microBGA 封裝正下方創(chuàng)建串聯(lián)終端電阻器，可以改善電路性能。
    現(xiàn)在可以設(shè)計具有嚴(yán)格公差的嵌入式無源器件，以避免制造過程中的激光修整。無線組件在基板內(nèi)的集成度也不斷提高。
    4. 剛撓結(jié)合板。為了設(shè)計剛撓結(jié)合板，必須考慮影響制造工藝的所有因素。工程師不能簡單地將剛?cè)峤Y(jié)合 PCB 設(shè)計為另一個剛性 PCB。
    他們必須管理設(shè)計的彎曲區(qū)域，以確保設(shè)計元素不會因彎曲力而導(dǎo)致應(yīng)力斷裂或?qū)w分層。還需要考慮機(jī)械因素，例如彎曲半徑、電介質(zhì)厚度和類型、箔重量、銅鍍層、整體電路厚度、層數(shù)和彎曲數(shù)量。
    了解剛?cè)峤Y(jié)合設(shè)計并確定產(chǎn)品是否允許您創(chuàng)建剛?cè)峤Y(jié)合設(shè)計非常重要。
    5. 規(guī)劃信號完整性。 近年來，關(guān)于Serdes 或串行互連的并行總線架構(gòu)和差分對架構(gòu)的新技術(shù)不斷發(fā)展。
    顯示了并行總線和 Serdes 設(shè)計的典型設(shè)計問題類型。并行總線的局限性在于系統(tǒng)時序變化，例如偏差和傳播。由于總線寬度上存在偏差，針對時序約束進(jìn)行設(shè)計已經(jīng)很困難。提高時鐘速度只會使問題惡化。
    同時，差分對架構(gòu)在硬件級別使用具有交換點對點連接的串行通信。一般來說，它跨單向串行“通道”移動數(shù)據(jù)，這些通道可堆疊為 1、2、4、8、16 和 32 寬的配置。
    每個通道承載一個字的 1 個字節(jié)，因此總線可以處理 8 位到 256 位的數(shù)據(jù)寬度，并且通過使用錯誤檢測技術(shù)來保持?jǐn)?shù)據(jù)完整性。然而，由于高速率，出現(xiàn)了其他設(shè)計問題。高頻時鐘恢復(fù)給系統(tǒng)將時鐘快速鎖定到輸入數(shù)據(jù)流的能力帶來了很大的負(fù)擔(dān)，并且它減少了整體周期到周期的抖動，從而提高了電路的抖動容限。
    電源噪聲給設(shè)計人員帶來了另一個問題。這種類型的噪聲增加了出現(xiàn)大量抖動的可能性，使得眼圖打開更加困難。其他挑戰(zhàn)包括降低共模噪聲以及解決 IC 封裝、電路板、電纜和連接器造成的損耗影響問題。