1 系統(tǒng)簡(jiǎn)述
　　LED圖文顯示屏系統(tǒng)主要包括主控電路和LED屏體驅(qū)動(dòng)電路兩部分。主控電路負(fù)責(zé)接收、更新、存儲(chǔ)以及處理待顯示的信息，刷新顯示RAM內(nèi)容，向LED屏體驅(qū)動(dòng)電路傳送數(shù)據(jù)；LED屏體驅(qū)動(dòng)電路負(fù)責(zé)點(diǎn)陣的逐行動(dòng)態(tài)掃描，以及掃描控制信號(hào)、列數(shù)據(jù)信號(hào)的功率驅(qū)動(dòng)。
　　1.1 LED顯示屏系統(tǒng)組成
　　在硬件控制電路中，采用了DSP+CPLD/FPGA的設(shè)計(jì)結(jié)構(gòu)，使主控系統(tǒng)具有較高的集成度，去掉了計(jì)算機(jī)部分。本設(shè)計(jì)的LED控制系統(tǒng)以TMS320LF2407為控制芯片，以可編程邏輯器件EP1K30為輔助控制芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能，系統(tǒng)框圖如圖1所示。
　　1.2 LED顯示屏驅(qū)動(dòng)電路設(shè)計(jì)
　　在LED顯示屏中利用視覺惰性改善驅(qū)動(dòng)電路的設(shè)計(jì)，形成動(dòng)態(tài)掃描驅(qū)動(dòng)方式。由于顯示數(shù)據(jù)通常以字節(jié)的形式順序存放在控制系統(tǒng)的存儲(chǔ)器中，因此，在行掃描列控制顯示時(shí)，把顯示數(shù)據(jù)從存儲(chǔ)器中取出傳送到每一行對(duì)應(yīng)的列驅(qū)動(dòng)器上。由于本系統(tǒng)中LED顯示屏列數(shù)較多，因此從控制電路到列驅(qū)動(dòng)器的數(shù)據(jù)傳輸采用串行傳輸方式[1]。
　　對(duì)于串行傳輸來(lái)說(shuō)，數(shù)據(jù)要經(jīng)過(guò)并行到串行和串行到并行兩次變換，因此列數(shù)據(jù)的準(zhǔn)備時(shí)間可能相當(dāng)長(zhǎng)；在行掃描周期確定的情況下，留給行顯示的時(shí)間就少一些，影響到LED的亮度，為此采用重疊處理的方法：即在顯示本行各列數(shù)據(jù)的同時(shí)，準(zhǔn)備下一行的列數(shù)據(jù)，這就需要列數(shù)據(jù)的顯示具有鎖存功能，本系統(tǒng)采用74HC595來(lái)實(shí)現(xiàn)。
　　1.3 基于DSP系統(tǒng)的LED顯示屏控制電路硬件設(shè)計(jì)
　　其中的通信模塊和信息存儲(chǔ)器主要完成顯示信息的存儲(chǔ)和更新；漢字庫(kù)用于存儲(chǔ)各種字體的國(guó)標(biāo)漢字，采用查表的方式調(diào)用需要顯示的漢字點(diǎn)陣數(shù)據(jù)，數(shù)據(jù)/程序存儲(chǔ)器用于數(shù)據(jù)緩存以及系統(tǒng)調(diào)試時(shí)的程序存儲(chǔ)；可編程邏輯器件產(chǎn)生顯示控制邏輯、訪問顯示緩沖區(qū)的讀寫控制邏輯以及各個(gè)模塊之間進(jìn)行切換的控制邏輯，將顯示數(shù)據(jù)從顯示存儲(chǔ)器內(nèi)讀出并寫入相應(yīng)的顯示驅(qū)動(dòng)器進(jìn)行動(dòng)態(tài)顯示。
　　1.3.1 串行通信模塊設(shè)計(jì)
　　TMS320LF2407A自帶的SCI模塊[3]，支持CPU與其他使用標(biāo)準(zhǔn)格式的異步外設(shè)之間的數(shù)字通信。在主控系統(tǒng)，設(shè)計(jì)了RS232異步串行通信方式和基于GSM模塊的短消息無(wú)線傳輸方式。
　　1.3.2 外部存儲(chǔ)器的擴(kuò)展和信息存儲(chǔ)模塊的設(shè)計(jì)
　　在DSP中有32 KB的Flash程序存儲(chǔ)器，544 B雙口RAM和2 KB的單口RAM。為避免從信息顯示存儲(chǔ)器提取數(shù)據(jù)送屏幕顯示時(shí)存在大量的高速數(shù)據(jù)搬移，出現(xiàn)上數(shù)據(jù)還沒有處理完，下搬移就發(fā)生，從而造成數(shù)據(jù)丟失，因此在高速數(shù)據(jù)搬移時(shí)需要采取緩沖技術(shù)。本設(shè)計(jì)選用CYPRESS公司的型號(hào)為CY7C1021的靜態(tài)RAM作為緩存器。而系統(tǒng)的存儲(chǔ)模塊采用AM29F016D，由于AT89C55外擴(kuò)的數(shù)據(jù)存儲(chǔ)器可尋址地址范圍是0x0000-0xFFFF，而LED顯示系統(tǒng)需要的存儲(chǔ)空間遠(yuǎn)大于64 KB，因此采用分頁(yè)尋址。
　　2 基于FPGA的系統(tǒng)時(shí)序電路設(shè)計(jì)
　　基于系統(tǒng)整體考慮，該控制系統(tǒng)時(shí)序的原理框圖如圖3所示，根據(jù)讀寫轉(zhuǎn)換開關(guān)中的地址選擇器、讀寫信號(hào)產(chǎn)生器、讀寫選擇器來(lái)決定寫數(shù)據(jù)、寫地址以及讀數(shù)據(jù)與讀地址的連接，同時(shí)產(chǎn)生相應(yīng)的掃描控制信號(hào)。