1、約束的目的

介紹FPGA約束原理，理解約束的目的為設(shè)計服務(wù)，是為了保證設(shè)計滿足時序要求，指導(dǎo)FPGA工具進(jìn)行綜合和實現(xiàn)，約束是Vivado等工具努力實現(xiàn)的目標(biāo)。所以首先要設(shè)計合理，才可能滿足約束，約束反過來檢查設(shè)計能否滿足時序。主要涉及到xilinx vivado xdc約束語法，給出對應(yīng)的ISE ucf 語法。另外quatus的語法和xdc幾乎兼容，原理都一樣。

時序約束中基本的是時鐘，時鐘有抖動（jitter），偏移（skew），占空比失真（duty cycle diSTorTIon）三種特性。

1、抖動，分為周期抖動（cycle jitter），周期差抖動（cycle to cycle jitter）和長期抖動（long term jitter）。

2、偏移和時鐘線的長度，時序單元的負(fù)載電容和個數(shù)有關(guān)。FPGA的全局時鐘采用全銅工藝和樹狀結(jié)構(gòu)，偏移非常小，可以忽略。

3、占空比失真就是高低電平不對稱，會吞噬時序裕量。

2、基本的時鐘約束

簡單的情況，設(shè)計只有一個時鐘。這時候需要對這個時鐘的周期進(jìn)行約束，（當(dāng)然也可以對占空比進(jìn)行約束，默認(rèn)為50%）。如果不對時鐘進(jìn)行約束，我們就不知道自己的設(shè)計是否時序收斂。簡單的說，比如系統(tǒng)時鐘是200M的，那么周期就是5ns，也就是說信號從一個寄存器出來，經(jīng)過了一系列的組合邏輯，要在下一個時鐘的上升沿到來之前被目的寄存器采樣到。當(dāng)然考慮到，實際情況還復(fù)雜很多。

假如設(shè)計里有很多時鐘，那么哪些時鐘是必須要約束的呢？

首先是從端口進(jìn)入FPGA的時鐘。其他衍生時鐘（如通過PLL或者M(jìn)MCM生成的）跟它是同源時鐘，工具會自動推導(dǎo)。然后是GT的rx_clk和tx_clk必須要約束。是用戶自己分頻產(chǎn)生的行波時鐘（用于簡單的低頻應(yīng)用），必須約束。

create_clock -name clk_200m -period 5 ［get_ports I_clk200］

3、跨時鐘域cdc約束

set_clock_groups –asynchronous -group ［get_clocks -include_generated_clocks clk_1］ \

-group ［get_clocks -include_generated_clocks clk_2］

4、input delay

input delay和output delay都是分析的外部延時，與ISE的ucf約束FPGA內(nèi)部延時恰恰相反。

5、output delay

OFFSET = OUT 4ns AFTER clock;

set_output_delay 6 -clock ［get_clocks ］ ［get_ports ］

通過把input output register pack到IOB中，和約束slew可以更容易滿足接口時序要求。

（* IOB = “true” *）

set_property IOB true ［get_ports O_config_dat］

set_property SLEW FAST ［get_ports O_config_dat］