許多年輕的工程師在工作中考慮潛在設(shè)計(jì)選項(xiàng)時(shí)首先想到可編程邏輯。然而，隨著對(duì)可編程邏輯的日益依賴也給教授電路設(shè)計(jì)帶來(lái)了經(jīng)常被忽略的一些問(wèn)題，這使許多年輕的工程師在創(chuàng)建系統(tǒng)時(shí)，沒(méi)有意識(shí)到現(xiàn)在有許多可選擇的技術(shù)能夠解決他們?cè)谠O(shè)計(jì)方面的挑戰(zhàn)。在許多情況下，這種行業(yè)選擇的知識(shí)缺乏與實(shí)踐設(shè)置經(jīng)驗(yàn)的缺乏是有關(guān)系的，這種專門技術(shù)的缺乏直接影響到他們?cè)O(shè)計(jì)高性能、低成本產(chǎn)品的能力。

圖1：用于高性能路由器的40Gbps解決方案

內(nèi)嵌的緩沖存儲(chǔ)器
這種趨勢(shì)的例子就是內(nèi)嵌的數(shù)據(jù)緩沖存儲(chǔ)應(yīng)用。多年來(lái)，F(xiàn)IFO和多端口存儲(chǔ)器一直是資深設(shè)計(jì)工程師創(chuàng)建高性價(jià)比的數(shù)據(jù)緩沖子系統(tǒng)的事實(shí)上的標(biāo)準(zhǔn)。然而，隨著FPGA存儲(chǔ)器密度的增加，設(shè)計(jì)工程師們已經(jīng)選擇使用片上存儲(chǔ)器替代分立的FIFO或多端口存儲(chǔ)器的功能。

對(duì)系統(tǒng)來(lái)說(shuō)，把分立的FIFO或多端口存儲(chǔ)器功能集成到FPGA似乎很有意義。將多個(gè)數(shù)據(jù)緩沖器和數(shù)據(jù)控制功能集成一個(gè)芯片中，提供了一個(gè)更為的解決方案。其吸引力在于能使設(shè)計(jì)工程師減少元件數(shù)量和限度地縮小電路板的空間需求。為了幫助設(shè)計(jì)工程師，F(xiàn)PGA供應(yīng)商提供了一系列標(biāo)準(zhǔn)化的設(shè)計(jì)構(gòu)建模塊來(lái)加速開發(fā)進(jìn)程。

但是，的解決方案需要一定的成本，高密度的FPGA并不便宜。當(dāng)數(shù)據(jù)總線速度超過(guò)100MHz，同時(shí)需要更高密度的緩沖器時(shí)，那就要更加昂貴的 FPGA。性能也可能成為一個(gè)問(wèn)題。當(dāng)工程師把FIFO或多端口存儲(chǔ)器功能集成到可編程邏輯單元時(shí)，一些性能局限并不是顯而易見(jiàn)的。在許多情況下，采用分立元件或結(jié)合小型FPGA可以提供更為理想的解決方案。

在沒(méi)有意識(shí)的情況下問(wèn)題產(chǎn)生了。假定教育機(jī)構(gòu)過(guò)分依賴可編程邏輯，那么今天的許多工程師就失去了對(duì)分立的專用存儲(chǔ)器發(fā)展的認(rèn)識(shí)，例如FIFO和多端口存儲(chǔ)器?，F(xiàn)在，半導(dǎo)體供應(yīng)商可提供密度范圍高達(dá)18Mb的FIFO器件。讀寫端口能夠完全獨(dú)立地以高達(dá)250MHz的速度運(yùn)行，而且DDR選項(xiàng)能使每個(gè)端口性能提高達(dá)20Gbps。眾多的可選擇端口特性使用戶可選擇總線的寬度、I/O電壓、數(shù)據(jù)速率和同步或異步操作。集成標(biāo)記運(yùn)算(flag operaon)增加了器件的功能，重要的是，整個(gè)產(chǎn)品線的引腳兼容性使設(shè)計(jì)工程師很容易升級(jí)到更高的密度和速度。

多端口存儲(chǔ)器有類似的發(fā)展過(guò)程。設(shè)計(jì)工程師可選擇每個(gè)端口不同總線寬度，支持8到72位之間的器件。這些器件在同步模式下速度高達(dá)200MHz或在異步模式訪問(wèn)速率達(dá) 10ns，同時(shí)密度高達(dá)36Mb。目前器件可支持的內(nèi)核電壓范圍為5V、3.3V、2.5V或1.8V，I/O電壓為5V、3.3V、2.5V，可選擇 3.3V/2.5V或1.8V。還有許多特殊功能可供使用，包括全邊界計(jì)數(shù)器(full-boundary counter)、獨(dú)立字節(jié)使能、沖突檢測(cè)、中斷、旗語(yǔ)和忙仲裁。

內(nèi)嵌數(shù)據(jù)緩存的性能局限性
當(dāng)一直被教育使用 FPGA的工程師設(shè)計(jì)數(shù)據(jù)緩沖子系統(tǒng)時(shí)，他們自然地傾向于把FIFO設(shè)計(jì)成FPGA。然而許多人沒(méi)有意識(shí)到，因?yàn)樗麄冊(cè)O(shè)計(jì)中的FIFO數(shù)量的增加使他們面臨著性能局限性的問(wèn)題。通常，這些工程師使用來(lái)自主要供應(yīng)商的工具，自動(dòng)地將多FIFO映射到單個(gè)物理存儲(chǔ)器模塊中，在多個(gè)特定用戶FIFO之間產(chǎn)生時(shí)間域復(fù)用所需的邏輯。然而，因?yàn)槊總€(gè)獨(dú)立的FIFO端口必須一起進(jìn)行復(fù)用，所以每個(gè)FIFO端口的工作頻率與映射到設(shè)計(jì)中的FIFO的數(shù)量成反比。

圖2：低功耗雙端口器件是多媒體智能電話的理想之選

當(dāng)每個(gè)FIFO器件利用其時(shí)鐘獨(dú)立運(yùn)行時(shí)，數(shù)據(jù)、控制輸入和狀態(tài)標(biāo)記、FIFO之間總的存儲(chǔ)帶寬是共享的。當(dāng)一個(gè)FIFO器件的讀寫操作啟動(dòng)時(shí)，定序器(sequencer) 電路會(huì)在快速的時(shí)分復(fù)用(TDM)時(shí)鐘域存取物理數(shù)據(jù)。之后，定序器電路快速訪問(wèn)TDM時(shí)鐘域的物理存儲(chǔ)器。然后，定序器把信息傳回到FIFO端口的時(shí)鐘域完成存儲(chǔ)存取。因?yàn)闀r(shí)鐘域的傳輸，F(xiàn)IFO器件的性能受到定序器電路的速度和使用的FIFO數(shù)量固有的限制。實(shí)際上，一些FPGA供應(yīng)商推薦需要在高性能設(shè)計(jì)中把他們器件的FIFO數(shù)量控制在10個(gè)之內(nèi)。

在把一個(gè)FPGA配置成雙端口時(shí)，也會(huì)有很多與性能相關(guān)的問(wèn)題。在很多這種應(yīng)用中，F(xiàn)PGA往往和ASIC連接在一起。性能受三個(gè)主要因素控制：內(nèi)在速度或從雙端口寫入和讀取信息的速度、建立時(shí)間或數(shù)據(jù)在ASIC輸入變得穩(wěn)定需要的時(shí)間，以及速度或外部ASIC獲得雙端口信息的速度。

因?yàn)樵谳斎氲臄?shù)據(jù)穩(wěn)定之前ASIC不能運(yùn)行，建立時(shí)間就直接影響到速度的提升。由于設(shè)計(jì)工程師在FPGA中使用了大量的存儲(chǔ)器，所以某些存儲(chǔ)器會(huì)離I/O和邏輯門很遠(yuǎn)。結(jié)果，內(nèi)部寫脈沖的長(zhǎng)度就會(huì)存在很大的差異性，并導(dǎo)致建立時(shí)間延長(zhǎng)，使性能降低。在某些情況下，由于減少了建立時(shí)間，一個(gè)內(nèi)部速度超過(guò)200MHz的FPGA將只能表現(xiàn)出120MHz的速度或者更低。相反， 200MHz的雙端口存儲(chǔ)器的建立時(shí)間和速度則保持恒定，并明顯快于整個(gè)存儲(chǔ)器密度范圍的FPGA。如果設(shè)計(jì)工程師選擇使用小型FPGA和外部多端口，性能就只會(huì)受FPGA的I/O限制。

面積和成本的考慮

封裝面積是另一個(gè)有時(shí)帶有欺騙性的需要考慮的問(wèn)題。如前所述，在許多情況下，把一個(gè)數(shù)據(jù)緩沖器設(shè)計(jì)集成到一個(gè)FPGA可以在低密度情況下顯著節(jié)省占板面積。然而，隨著密度的增加，空間節(jié)省并不明顯。在許多情況下，元件數(shù)量越多，卻可出乎意料占用更小的空間。

例如，隨著設(shè)計(jì)工程師將小型4萬(wàn)門FPGA換成8百萬(wàn)門FPGA，封裝的尺寸幾乎增加6倍，從256引腳球柵陣列封裝(BGA)增長(zhǎng)到1,152引腳BGA 封裝。相反，F(xiàn)IFO和多端口存儲(chǔ)器在不同的密度條件下，可以提供相同的256引腳的BGA封裝。在這些情況下，使用一個(gè)非常大的FPGA增加存儲(chǔ)器容量不會(huì)實(shí)現(xiàn)的占板面積。對(duì)于更高密度的選擇，設(shè)計(jì)工程師可以通過(guò)組合具有足夠門數(shù)的FPGA和外部多端口FIFO或者多端口存儲(chǔ)器，得到更為有效的結(jié)果。

在許多設(shè)計(jì)中成本是至關(guān)重要的，經(jīng)常迫使設(shè)計(jì)工程師對(duì)其性能做出折衷，數(shù)據(jù)緩沖器設(shè)計(jì)也不例外。不過(guò)，對(duì)FPGA存儲(chǔ)器和分立存儲(chǔ)器仔細(xì)的成本分析可以帶來(lái)成本效益的選擇。

FPGA 和FIFO存儲(chǔ)器每比特成本之間的比較說(shuō)明了分立存儲(chǔ)器器件和FPGA之間主要的區(qū)別。像任何分立存儲(chǔ)器器件一樣，F(xiàn)IFO和多端口器件的每比特成本隨著密度增加都會(huì)按合理比例持續(xù)減少。盡管存儲(chǔ)器嵌入到一個(gè)FPGA里價(jià)格會(huì)比分立器件高，在256K以下隨著每比特的成本變化速度與FIFO和多端口器件相近，而密度高于256K的FPGA每比特成本增長(zhǎng)更快，高密度下的FPGA存儲(chǔ)器更昂貴。

這個(gè)區(qū)別對(duì)于不得不在他們的設(shè)計(jì)中增加存儲(chǔ)器的設(shè)計(jì)工程師來(lái)說(shuō)具有很重要的意義。當(dāng)設(shè)計(jì)工程師的需求已經(jīng)超過(guò)一個(gè)FPGA的存儲(chǔ)器容量時(shí)，他們必須轉(zhuǎn)向到下一個(gè)更高密度的器件。更高容量的FPGA不僅迫使設(shè)計(jì)工程師為額外的存儲(chǔ)器付出更高的成本，也迫使他們?yōu)榍度朐诟呙芏菷PGA里的邏輯買單。此外，高密度的FPGA也要求大的封裝來(lái)滿足額外的 I/O，所以也增大了電路板空間站用。使用分立的FIFO或多端口器件的設(shè)計(jì)可以利用引腳上兼容的下一代高密度器件，來(lái)增加額外的存儲(chǔ)器IC或替代現(xiàn)有的存儲(chǔ)器，從而簡(jiǎn)便地?cái)U(kuò)展容量。因此，使用分立器件增加存儲(chǔ)器的成本實(shí)際上保持不變，使用FPGA增加存儲(chǔ)器的成本卻不斷增加。

引腳兼容的分立FIFO和多端口存儲(chǔ)器產(chǎn)品系列的可用性也在很大程度上影響設(shè)計(jì)的靈活性，它使設(shè)計(jì)工程師能夠升級(jí)性能或推出另一個(gè)有不同性能的終端產(chǎn)品。而改變FPGA里的設(shè)計(jì)實(shí)現(xiàn)，通常需要重新編輯、改變計(jì)時(shí)和進(jìn)行其他調(diào)節(jié)。

可靠性是設(shè)計(jì)中需要考慮的另一個(gè)問(wèn)題?？s小工藝尺寸和降低工作電壓有助于增加存儲(chǔ)器的密度。但是，降低容量和降低電壓也會(huì)增加SRAM單元里的軟錯(cuò)誤 (soft-error)。由于FPGA比FIFO和多端口更趨向采用更小更低電壓和尺寸，也會(huì)出現(xiàn)更多的軟錯(cuò)誤。工作在高電壓下使用FIFO和多端口的存儲(chǔ)器將很少受到軟錯(cuò)誤的影響，而且可以提供更高的性能。