數(shù)模轉(zhuǎn)換器（DAC）是將數(shù)字量轉(zhuǎn)換成模擬量，完成這個(gè)轉(zhuǎn)換的器件叫做數(shù)模轉(zhuǎn)換器。本文將介紹數(shù)模轉(zhuǎn)換器的概念、原理、主要技術(shù)指標(biāo)以及不同類型DAC特點(diǎn)進(jìn)行介紹。

　　1 數(shù)模轉(zhuǎn)換器的概念

　　經(jīng)數(shù)字系統(tǒng)處理后的數(shù)字量，有時(shí)又要求再轉(zhuǎn)換成模擬量以便實(shí)際使用，這種轉(zhuǎn)換稱為“數(shù)模轉(zhuǎn)換”。完成數(shù)模轉(zhuǎn)換的電路稱為數(shù)模轉(zhuǎn)換器， 簡(jiǎn)稱 DAC（Digital to Analog Converter）。

　　DAC的工作原理框圖

2、DAC 中的基本概念

　　分辨率

　　DAC中的分辨率定義為在不同的輸入數(shù)字碼值下所有可能輸出的模擬電平的 個(gè)數(shù)，N位分辨率意味著DAC能產(chǎn)生2 N ?1 個(gè)不同的模擬電平，一般情況下它就指輸入 數(shù)字碼的位數(shù)。

　　失調(diào)和增益誤差

　　失調(diào)定義為當(dāng)輸入0碼值時(shí)實(shí)際輸出的模擬信號(hào)的值，增益誤差定 義為當(dāng)扣除失調(diào)后理想的滿量程輸出的值和實(shí)際輸出的值的差，如圖所示。

　　DAC的失調(diào)和增益誤差

DAC中的分為和相對(duì)。定義為理想輸出和實(shí)際輸出之 間的差，包括各種失調(diào)和非線性誤差在內(nèi)。相對(duì)定義為積分非線性誤差。表示為滿量程的比例，用有效位數(shù)來(lái)表示。例如8-bit 表示DAC的誤差小于DAC輸出滿量程的 1/8 2 。注意這個(gè)概念和分辨率不相關(guān)。一個(gè)12-bit 分辨率的DAC可能只有10-bit；而一個(gè)10-bit分辨率的DAC可能有12-bit的。精 度大于分辨率意味著DAC的傳輸響應(yīng)能夠被比較地控制。

　　積分線性誤差（INL－Integral Nonlinearity）

　　當(dāng)除去失調(diào)和增益誤差后，積分線性誤差就定義為實(shí)際輸出傳輸特性曲線對(duì)理想傳輸特性曲線（一條直線）的偏離。如圖所示。

　　DAC的積分和微分線性誤差

　　微分線性誤差（DNL－Differential Nonlinearity）

　　在理想的DAC中，每次模擬輸 出變化為1LSB，微分線性誤差定義為每次模擬輸出變化時(shí)對(duì)1LSB的偏離（將增 益誤差和失調(diào)除外）。我們定義的DNL是對(duì)每個(gè)數(shù)字輸入碼值而言的，有時(shí)也有用 的DNL來(lái)定義整個(gè)DAC的DNL。理想的DAC對(duì)于每個(gè)數(shù)字輸入其微分線性誤差均為0， 而一個(gè)具有DNL為0.5LSB的DAC的每次變化輸出在0.5LSB到1.5LSB之間。如圖DAC的積分和微分線性誤差所示。

　　抖動(dòng)能量（Glitch Impulse Area） 輸入信號(hào)變化以后在輸出端出現(xiàn)的抖動(dòng)下的 面積。

　　建立時(shí)間（Settling Time） 在終值的一個(gè)特定的誤差范圍之內(nèi)，輸出經(jīng)歷滿 幅轉(zhuǎn)換所需要的時(shí)間。

　　單調(diào)性 一個(gè)單調(diào)的DAC指隨著輸入數(shù)字碼值增加輸出模擬電平一直增加DAC。如果 的DNL控制在0.5LSB以內(nèi)，那么DAC的單調(diào)性自然能得到保證。

　　偽動(dòng)態(tài)范圍（SFDR） SFDR就是Spurious Free Dynamic Range，即無(wú)噪聲和諧波的動(dòng)態(tài)范圍。噪聲和諧波都稱為偽信號(hào)（Spurious）。

3 數(shù)模轉(zhuǎn)換原理

　　將輸入的每一位二進(jìn)制代碼按其權(quán)的大小轉(zhuǎn)換成相應(yīng)的模擬量，然后將代表各位的模擬量相加，所得的總模擬量就與數(shù)字量成正比，這樣便實(shí)現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。

　　其中 為二進(jìn)制數(shù)按位權(quán)展開(kāi)轉(zhuǎn)換成的十進(jìn)制數(shù)值。

　　4 數(shù)模轉(zhuǎn)換器的構(gòu)成及不同類型數(shù)模轉(zhuǎn)換器的特點(diǎn)

　　DAC 主要由數(shù)字寄存器、模擬電子開(kāi)關(guān)、位權(quán)網(wǎng)絡(luò)、求和運(yùn)算放大 器和基準(zhǔn)電壓源（或恒流源）組成。用存于數(shù)字寄存器的數(shù)字量的各 位數(shù)碼，分別控制對(duì)應(yīng)位的模擬電子開(kāi)關(guān)，使數(shù)碼為 1 的位在位權(quán) 網(wǎng)絡(luò)上產(chǎn)生與其位權(quán)成正比的電流值，再由運(yùn)算放大器對(duì)各電流值求和，并轉(zhuǎn)換成電壓值。

　　根據(jù)位權(quán)網(wǎng)絡(luò)的不同，可以構(gòu)成不同類型的 DAC，如權(quán)電阻網(wǎng)絡(luò) DAC、R–2R 倒 T 形電阻網(wǎng)絡(luò) DAC 和單值電流型網(wǎng)絡(luò) DAC 等。 權(quán)電阻網(wǎng)絡(luò)DAC 的轉(zhuǎn)換取決于基準(zhǔn)電壓VREF，以及模擬電子開(kāi) 關(guān)、運(yùn)算放大器和各權(quán)電阻值的。它的缺點(diǎn)是各權(quán)電阻的阻值都 不相同，位數(shù)多時(shí)，其阻值相差甚遠(yuǎn)，這給保證帶來(lái)很大困難， 特別是對(duì)于集成電路的制作很不利，因此在集成的 DAC 中很少單獨(dú)使用該電路。

5 模數(shù)轉(zhuǎn)換器的主要技術(shù)指標(biāo)

　　DAC 的轉(zhuǎn)換與轉(zhuǎn)換速度：轉(zhuǎn)換 在 DAC 中一般用分辨率和轉(zhuǎn)換誤差來(lái)描述轉(zhuǎn)換。

　　（1） 分辨率

　　一般用 DAC 的位數(shù)來(lái)衡量分辨率的高低，因?yàn)槲粩?shù)越多，其輸出電 壓vO的取值個(gè)數(shù)就越多（2n 個(gè)），也就越能反映出輸出電壓的細(xì)微變化，分辨能力就越高。

　　此外，也可以用 DAC 能分辨出來(lái)的輸出電壓 1 LSB 與輸出 電壓 FSR 之比定義分辨率。即 

　　該值越小，分辨率越高。

　?。?） 轉(zhuǎn)換誤差

　　轉(zhuǎn)換誤差是指實(shí)際輸出的模擬電壓與理想值之間的偏差。常用這 個(gè)偏差與 FSR 之比的百分?jǐn)?shù)或 若干個(gè) LSB 表示。實(shí)際上它是三種誤差的綜合指標(biāo)。

　?。?） 轉(zhuǎn)換速度

　　轉(zhuǎn)換速度一般由建立時(shí)間決定。從輸入由全0 突變?yōu)槿? 時(shí)開(kāi)始，到 輸出電壓穩(wěn)定在 FSR±? LSB 范圍（或以 FSR±x％FSR 指明范圍）內(nèi) 為止，這段時(shí)間稱為建立時(shí)間，它是DAC 的響應(yīng)時(shí)間，所以用它衡量轉(zhuǎn)換速度的快慢。

6 數(shù)模轉(zhuǎn)換器的構(gòu)成

　　DAC 主要由數(shù)字寄存器、模擬電子開(kāi)關(guān)、位權(quán)網(wǎng)絡(luò)、求和運(yùn)算放大器和基準(zhǔn)電壓源（或恒流源）組成。用存于數(shù)字寄存器的數(shù)字量的各 位數(shù)碼，分別控制對(duì)應(yīng)位的模擬電子開(kāi)關(guān)，使數(shù)碼為 1 的位在位權(quán)網(wǎng)絡(luò)上產(chǎn)生與其位權(quán)成正比的電流值，再由運(yùn)算放大器對(duì)各電流值求和，并轉(zhuǎn)換成電壓值。

　　根據(jù)位權(quán)網(wǎng)絡(luò)的不同，可以構(gòu)成不同類型的 DAC，如權(quán)電阻網(wǎng)絡(luò) DAC、R–2R 倒 T 形電阻網(wǎng)絡(luò) DAC 和單值電流型網(wǎng)絡(luò) DAC 等

7 DAC 的各種拓?fù)浣Y(jié)構(gòu)

　　電阻型：

　　結(jié)構(gòu)如圖1所示。圖1所示的是一個(gè)R-2R階梯網(wǎng)絡(luò)型的轉(zhuǎn)換器。其優(yōu)點(diǎn)在于能實(shí)現(xiàn)很好的線性度，由于所有的電流源都是等值的，我們可以用特殊的附加技術(shù)使它們間 誤差較小，與電阻分壓相比其結(jié)構(gòu)簡(jiǎn)單得多。缺點(diǎn)是電阻總是非線性的，還包含著和信 號(hào)有關(guān)的寄生電容，要做到完全匹配較難。同時(shí)速度受到輸出緩沖器的限制，速度做不到很高。

　　圖1 電阻型DAC的結(jié)構(gòu)圖

　　電容型：

　　結(jié)構(gòu)如圖2所示。位的電容CN 是位電容C1的 1 2N? 倍。優(yōu)點(diǎn)是功耗較小， 匹配比電阻高。主要的限制因素是電容的不匹配，開(kāi)關(guān)的導(dǎo)通電阻，較大RC延遲 以及放大器有限帶寬對(duì)DAC速度的影響。電荷分配型DAC的一個(gè)主要缺點(diǎn)是CMOS工 藝中的電容實(shí)現(xiàn)起來(lái)要占很大的芯片面積。由于CMOS工藝中的電容本質(zhì)是非線性 的，總的DAC的線性度將受到抑制。適用于中寬帶高。

　　圖2 電容型DAC的結(jié)構(gòu)圖

　　電流型：

　　結(jié)構(gòu)如圖3所示。其優(yōu)點(diǎn)是當(dāng)小于10位時(shí)能將面積做得很小，速度不受放大 器帶寬和較大RC延遲的限制，可達(dá)到很高的速度，由于所有的電流都直接流向輸出端， 所以能量的使用效率很高，且容易實(shí)現(xiàn)。缺點(diǎn)是對(duì)器件不匹配性的敏感和有限的電流源輸出阻抗。適合高速寬帶的要求。

　　輸出時(shí)也可以不采用運(yùn)算放大器，直接利用負(fù)載電阻將電流轉(zhuǎn)換成電壓輸出，如圖4所示。這種形式使得DAC的速率可以不受運(yùn)放帶寬的限制。

　　圖3 電流型DAC的結(jié)構(gòu)圖

　　圖4 輸出直接利用負(fù)載電阻進(jìn)行轉(zhuǎn)換